[發明專利]具有指令預取功能的微處理器

在審

• 申請號: 202111453291.6
• 申請日: 2021-12-01
• 公開（公告）號: CN114064127A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 付美麗;鞏凡工;楊夢晨
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 解錕

高效進行指令預取的微處理器，具有一指令高速緩存、一分支預測器、耦接在該分支預測器以及該指令高速緩存之間的一取指目標隊列、以及一預取讀指針控制電路。指令高速緩存其中高速緩存內容供根據一取指地址進行取指。取指目標隊列儲存經該分支預測器預測在分支方向上的指令地址，待讀出作為該取指地址、或選作一預取地址以操作該指令高速緩存進行指令預取。預取讀指針控制電路產生一預取讀指針給該取指目標隊列，使該取指目標隊列根據該預取讀指針供應的該預取地址所實現的該指令預取不落后根據一取指讀指針供應的該取指地址所實現的該取指。

技術領域

本發明關于微處理器的指令提取(instruction fetching)，特別有關于指令預取(instruction pre-fetching)，意在加速指令提取。

背景技術

計算機架構中，一般會以數字電路實現分支預測器(branch predictor)，預測分支指令(例如，‘if-then-else’條件分支指令、‘call’呼叫指令、‘return’返還指令、以及‘jump’無條件分支指令)的跳轉。分支預測結果將主導一指令高速緩存(instructioncache，如本技術領域熟知的指令一級緩存L1i)上的指令提取(instruction fetching)。

然而，指令高速緩存上可能尋無指令(cache miss)；相應發展出的是指令預取(instruction pre-fetching)技術。

發明內容

本發明提出一種高效的指令預取技術。

根據本發明一種實施方式實現的一微處理器具有一指令高速緩存、一分支預測器、耦接在該分支預測器以及該指令高速緩存之間的一取指目標隊列、以及一預取讀指針控制電路。指令高速緩存其中高速緩存內容供根據一取指地址進行取指。取指目標隊列儲存經該分支預測器預測在分支方向上的指令地址，待讀出作為該取指地址，或選作一預取地址以操作該指令高速緩存進行指令預取。預取讀指針控制電路產生一預取讀指針給該取指目標隊列，使該取指目標隊列根據該預取讀指針供應的該預取地址所實現的該指令預取不落后根據一取指讀指針供應的該取指地址所實現的該取指。

本發明上述實施例的微處理器所實現的指令預取操作的預取地址是獨立地從該取指目標隊列讀出，從而可以實現將指令預取操作與取指操作分離(separate)，并且通過預取讀指針控制電路產生預取讀指針，控制指令預取操作不落后取指操作，在提高預取效率的同時保證了預取操作的有效性，避免了無意義的預取操作。

下文特舉實施例，并配合附圖，詳細說明本發明內容。

附圖說明

圖1為方塊圖，圖解一微處理器100的指令提取(instruction fetching)技術的硬件實施架構；

圖2以方塊圖圖解根據本發明一種實施方式實現的一微處理器200；

圖3根據本發明一種實施方式圖解指令預取的硬件架構，其中描繪為指令預取而作的開口；

圖4舉例說明取指失敗重放事件；

圖5為預取讀指針控制電路308的一種實施電路；以及

圖6圖解一預取狀態機，包括S狀態、C、I、B、U級狀態。

具體實施方式

以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且并非意圖限制本發明內容。實際發明范圍應依照權利要求界定。

圖1為方塊圖，圖解一微處理器100的指令提取(instruction fetching，后文均簡稱為“取指”)技術的硬件實施架構。