[發明專利]一種高速低漏電的分柵型半浮柵晶體管及其制備方法

在審

• 申請號: 202111437261.6
• 申請日: 2021-11-30
• 公開（公告）號: CN114256075A
• 公開（公告）日: 2022-03-29
• 發明（設計）人: 晁鑫;王晨;陳琳;孫清清;張衛
• 申請（專利權）人: 復旦大學
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/423;H01L29/788
• 代理公司: 北京得信知識產權代理有限公司 11511
• 代理人: 孟海娟

本發明公開一種高速低漏電的分柵型半浮柵晶體管及其制備方法。該高速低漏電的分柵型半浮柵晶體管的襯底中形成有U形溝槽，半浮柵和控制柵均嵌入在該U形溝槽中，分離柵形成在半浮柵和控制柵上方，并且控制柵和分離柵均采用金屬。能夠有效提高器件集成密度，提升器件的開關速度，減小器件的漏電，降低器件工作功耗，有利于器件的后續電路設計及芯片集成。

技術領域

本發明涉及半導體技術領域，具體涉及一種高速低漏電的分柵型半浮柵晶體管及其制備方法。

背景技術

目前，1T1C結構的DRAM器件是集成電路芯片中的主流，但隨著器件尺寸越來越小，該結構的器件正面臨越來越多的問題，比如DRAM器件需要64ms刷新一次，因此電容器的電容值須保持在一定數值以上以保證足夠長的電荷保持時間，但隨著集成電路特征尺寸的縮小，大電容的制造已經越來越困難，且占據了較大的制造成本。

半浮柵晶體管(SFGT)作為一種新型無電容的存儲器件，具有操作速度快，單元面積小，芯片密度高等優點。分柵結構的半浮柵晶體管將控制柵分成兩部分，通過適當的操作電壓，可以極大地提高器件的保持能力。

從半浮柵晶體管的工作原理可知，半浮柵晶體管的開關速度取決于柵極對溝道的控制能力，柵極漏電流與所采用柵介質緊密相關。因此，通過合適的柵介質選擇，我們一方面可以增強柵極對溝道的控制能力，提高開關速度，另一方面，也可以降低柵極漏電流。

發明內容

本發明公開一種高速低漏電的分柵型半浮柵晶體管制備方法，包括以下步驟：在襯底的器件制作區進行N型離子注入形成器件源端，然后外延生長P型硅層并進行N型離子注入，形成P型溝道區和N阱區；刻蝕形成U形溝槽，所述U形溝槽貫穿所述N阱區和P型溝道區；在所述U形溝槽的底部和側壁形成第一柵氧化層，使位于側壁的第一柵氧化層的頂部高于所述P型溝道區的頂部；淀積第一多晶硅層使其填充所述U形溝槽，并刻蝕使其上表面高于所述第一柵氧化層的高度，形成半浮柵與N阱區的接觸窗口；對所述第一多晶硅層的中間區域進行刻蝕，使位于所述U形溝槽底部的部分第一柵氧化層暴露，形成控制柵制作區域；淀積第二柵氧化層和第二高K介質層，使其覆蓋所述半浮柵表面，然后淀積控制柵金屬形成控制柵，使其填充所述控制柵制作區域，所述控制柵的上表面與所述半浮柵上表面持平；刻蝕所述控制柵上方的第二柵氧化層和第二高K介質層，然后淀積第三柵氧化層和第三高K介質層，使其覆蓋所述半浮柵和控制柵表面，并延伸覆蓋N阱區表面；在所述第三高K介質層表面淀積第三多晶硅層；對所述第三多晶硅層、所述第三高K介質層和所述第三柵氧化層進行刻蝕，使位于邊緣的N阱區表面露出，形成分離柵結構；在所述分離柵結構兩側形成側墻，進行離子注入形成漏端；去除所述第三多晶硅層，填充分離柵金屬形成分離柵，完成高速低漏電的分柵型半浮柵晶體管的半浮柵晶體管的制作。

本發明的高速低漏電的分柵型半浮柵晶體管制備方法中，優選為，形成第一柵氧化層的步驟具體包括：在器件表面淀積第一柵氧化層，并在U形溝槽內填充第二氮化硅層；然后化學機械拋光第二氮化硅層至頂部的第一柵氧化層高度；接著回刻第二氮化硅層至高于所述P型溝道區的高度；而后各向同性刻蝕預留第二氮化硅層之上的位于U形溝槽側壁和頂部的第一柵氧化層，然后去除第二氮化硅層完成第一柵氧化層的制作。

本發明還公開一種高速低漏電的分柵型半浮柵晶體管，包括：襯底，其為N型，作為器件源端，其上形成有P型溝道區和N阱區；U形溝槽，其貫穿所述N阱區及P型溝道區；第一柵氧化層，形成在所述U形溝槽的底部和側壁，且位于側壁的第一柵氧化層的頂部高于所述P型溝道區的頂部；半浮柵和控制柵，形成在所述U形溝槽中，其中，所述控制柵居中，所述半浮柵位于外側，所述控制柵與所述半浮柵之間形成有第二柵氧化層和第第二高K介質層，且所述控制柵的高度與所述半浮柵高度相同，所述半浮柵覆蓋U形溝槽側壁的第一柵氧化層，且與所述N阱區形成接觸窗口；第三柵氧化層，覆蓋所述U形溝槽，并延伸覆蓋部分N型阱區表面；第三高K介質層和分離柵，所述第三高K介質層覆蓋所述第三柵氧化層，所述分離柵覆蓋所述第三高K介質層并完全填充所述U形溝槽；側墻，形成在所述分離柵兩側；漏端，形成在所述側墻兩側、所述N型阱區中，其中，所述控制柵采用金屬，所述分離柵采用金屬。