[發明專利]基于DMA的數據預處理方法、DMA部件及芯片結構

在審

• 申請號: 202111387441.8
• 申請日: 2021-11-22
• 公開（公告）號: CN114328315A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 馮曦;李德建;李文明;王于波;譚浪;沈沖飛
• 申請（專利權）人: 北京智芯微電子科技有限公司;國網信息通信產業集團有限公司;國網江蘇省電力有限公司;國家電網有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28;G06F12/0831
• 代理公司: 北京潤平知識產權代理有限公司 11283
• 代理人: 高英英

1.一種基于直接存儲器訪問DMA的數據預處理方法，其特征在于，所述基于DMA的數據預處理方法包括：

針對待處理數據，確定所述DMA的接口參數，其中所述接口參數包括：所述待處理數據的屬性信息；輸入基地址，指示所述待處理數據在讀出存儲器中的數據存儲地址；以及輸出基地址，指示所述待處理數據經所述DMA搬運至寫入存儲器中的數據存儲地址；

根據所述屬性信息和所述輸入基地址，確定所述DMA從所述讀出存儲器中讀取所述待處理數據的若干讀地址，使得所述DMA根據不同讀地址從所述讀出存儲器中讀取相應數據；

針對每一讀地址，將對應讀取的數據獨立存放于一緩沖區；

從各個所述緩沖區中讀取所存放的數據進行拼接；以及

將所拼接的數據寫入所述輸出基地址所指示的所述寫入存儲器的對應數據存儲地址。

2.根據權利要求1所述的基于DMA的數據預處理方法，其特征在于，確定所述DMA的接口參數包括：

獲取人工預配置的接口參數；或者

利用應用所述DMA的計算機系統的信息配置單元對該DMA進行接口配置，以生成對應的接口參數。

3.根據權利要求1所述的基于DMA的數據預處理方法，其特征在于，所述待處理數據為矩陣形式，且所述屬性信息包括矩陣寬度和矩陣高度；

其中，所述確定所述DMA從所述讀出存儲器中讀取所述待處理數據的若干讀地址包括：

將所述輸入基地址作為所述矩陣的第一個數據在所述讀出存儲器中的數據存儲地址；

根據所述矩陣寬度和所述輸入基地址計算出所述矩陣的每一行的首個數據在所述讀出存儲器中的數據存儲地址，或者根據所述矩陣高度和所述輸入基地址計算出所述矩陣的每一列的首個數據在所述讀出存儲器中的數據存儲地址；以及

將所計算出的數據存儲地址作為所述讀地址。

4.根據權利要求3所述的基于DMA的數據預處理方法，其特征在于，所述DMA根據不同讀地址從所述讀出存儲器中讀取相應數據包括：

針對每一讀地址，對應讀取矩陣中的一行數據或者一列數據，其中所述矩陣高度或所述矩陣寬度被配置為對應限定所讀取的矩陣行數或矩陣列數。

5.根據權利要求1至4中任意一項所述的基于DMA的數據預處理方法，其特征在于，從各個所述緩沖區中讀取所存放的數據進行拼接包括：

根據數據預處理需求從各個所述緩沖區中讀取相應數據進行拼接，以使得拼接后的數據符合該數據預處理需求，其中所述數據預處理需求包括進行矩陣轉置。

6.根據權利要求1至4中任意一項所述的基于DMA的數據預處理方法，其特征在于，針對每一讀地址，所述DMA并行地從所述讀出存儲器讀取相應數據，且并行地將所讀取的數據存放于相應緩沖區。

7.根據權利要求1所述的基于DMA的數據預處理方法，其特征在于，所述寫入存儲器為片上存儲器SPM或者高速緩沖存儲器Cache。

8.一種DMA部件，其特征在于，所述DMA部件包括：

讀地址區，其存放有指示從讀出存儲器讀取待處理數據的讀地址，其中所述讀地址基于所述待處理數據的屬性信息和輸入基地址而被確定，其中所述輸入基地址用于指示所述待處理數據在所述讀出存儲器中的數據存儲地址；

讀取接口，用于根據所述讀地址區的不同讀地址，從所述讀出存儲器中讀取相應數據；

緩沖區，其數量與讀地址數量相同，且每一緩沖區用于獨立存放所述讀取接口針對每一讀地址對應讀取的數據；

拼接單元，用于從各個所述緩沖區中讀取所存放的數據進行拼接；以及

寫入接口，用于將所拼接的數據寫入輸出基地址指示的寫入存儲器的對應數據存儲地址，其中所述輸出基地址用于指示所述待處理數據經所述DMA部件搬運至所述寫入存儲器中的數據存儲地址。