[發明專利]集成MOS器件的制作方法

在審

• 申請號: 202111362753.3
• 申請日: 2021-11-17
• 公開（公告）號: CN116137252A
• 公開（公告）日: 2023-05-19
• 發明（設計）人: 徐鵬龍;許超奇;林峰;馬春霞;陳淑嫻;張儀
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 田婷

1.一種集成MOS器件的制作方法，其特征在于，包括：

提供基底，所述基底包括相互隔離的第一MOS器件區和第二MOS器件區，所述第一MOS器件區和所述第二MOS器件區上分別形成有第一柵極結構和第二柵極結構，所述第一柵極結構包括依次疊設在所述基底上的第一柵介質層和第一柵導電層，所述第二柵極結構包括依次疊設在所述基底上的第二柵介質層和第二柵導電層，所述第一柵介質層的厚度小于所述第二柵介質層的厚度；

在所述基底上形成圖形化的第一掩膜層，所述第一掩膜層暴露所述第一MOS器件區的基底和所述第二MOS器件區的基底；

基于所述圖形化的第一掩膜層，執行第一次摻雜處理，在所述第一柵極結構兩側的基底內形成具有第一導電類型的第一摻雜區，并在所述第二柵極結構兩側的基底內形成具有第一導電類型的第二摻雜區；以及

繼續基于圖形化的第一掩膜層，執行第二次摻雜處理，在所述第一柵極結構兩側的基底內形成具有第二導電類型的第三摻雜區，所述第三摻雜區位于所述第一摻雜區內的上表層且延伸至所述第一柵導電層的下方，所述第一導電類型與第二導電類型相反，所述第三摻雜區的摻雜濃度大于所述第一摻雜區的摻雜濃度。

2.如權利要求1所述的制作方法，其特征在于，所述所述第一MOS器件區和所述第二MOS器件區的基底上分別形成有第一柵極結構和第二柵極結構，包括：

形成覆蓋所述基底上表面的第一介質層；

去除所述第一MOS器件區上的第一介質層，并保留所述第二MOS器件區上的第一介質層；

形成覆蓋所述基底和所述第一介質層上表面的第二介質層；

形成覆蓋所述第二介質層上表面的柵極材料層；

對所述柵極材料層、所述第一介質層、所述第二介質層進行圖形化處理，所述第一MOS器件區內剩余的所述第二介質層成為所述第一柵介質層，所述第一MOS器件區剩余的所述柵極材料層成為所述的第一柵導電層；所述第二MOS器件區內剩余的所述第一介質層、剩余的所述第二介質層成為所述的第二柵介質層，所述第二MOS器件區剩余的所述柵極材料層成為所述的第二柵導電層。

3.如權利要求1或2所述的制作方法，其特征在于，所述所述第一MOS器件區和所述第二MOS器件區的基底上分別形成有第一柵極結構和第二柵極結構，包括：

所述第二柵極結構兩側的所述第二MOS器件區的基底表面還形成有厚度為80埃～100埃的殘余介質層，

所述執行第一次摻雜處理中，具有第一導電類型的摻雜劑穿過所述殘余介質層后形成所述第二摻雜區。

4.如權利要求1所述的制作方法，其特征在于，所述第二次摻雜處理的注入角度為30度～60度。

5.如權利要求1所述的制作方法，其特征在于，所述第二次摻雜處理的注入能量為20K～30K，注入劑量為1e14/cm²～1e15/cm²。

6.如權利要求1所述的制作方法，其特征在于，所述第一柵介質層的厚度范圍為18埃～38埃，所述第二柵介質層的厚度范圍為118埃～158埃。

7.如權利要求1所述的制作方法，其特征在于，所述基底的導電類型為所述第二導電類型。