[發明專利]一種面向粗粒度可重構陣列的可配置便箋式緩存設計方法

在審

• 申請號: 202111361693.3
• 申請日: 2021-11-17
• 公開（公告）號: CN114064560A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 景乃鋒;霍洋洋;胡令礦;張子涵;蔣劍飛;王琴;毛志剛
• 申請（專利權）人: 上海交通大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 上海旭誠知識產權代理有限公司 31220
• 代理人: 鄭立

本發明公開了一種面向粗粒度可重構陣列的可配置便箋式緩存設計方法，涉及可重構陣列的片上緩存領域，所述方法包括：按數據流和數據流組的方式組織所需要的數據，構建所述數據流和所述數據流組的參數配置；通過計數循環結束標志獲取應用執行狀態，設置所述數據流組狀態切換指令和有限狀態機，同步控制緩存中的所述數據流和數據執行相應操作。本發明可以解決Cache中存在的問題，具有易于使用、可預取、可編程的自動圖像邊界處理、可消除訪存沖突、減少延遲等特征，利用可編程的訪存模式，最大化片上數據復用，同時支持訪存和計算的解耦合，提高陣列的計算效率。

技術領域

本發明涉及可重構陣列的片上緩存領域，尤其涉及一種面向粗粒度可重構陣列的可配置便箋式緩存設計方法。

背景技術

可重構陣列處理器是一種具備優秀的自定義配置能力的新型處理器，可以承擔數據密集型運算，也能夠相較FPGA(Field Programmable Gate Array)獲得更好的工作頻率，實現高性能運算。作為一種靈活性與專用性的折中方案^[1]，可重構陣列處理器既可以保持相對于專用集成電路(ASIC)的較高性能，又可以實現類似FPGA一樣的高自由度^[2]。數據流驅動的可重構陣列每一次運行前首先接收配置信息，配置控制模塊將配置信息送入每一個執行單元和每一個互連資源上，應用程序正式啟動之后，每個執行單元按照配置好的流程進行運算。

粗粒度可重構陣列(Coarse-grained reconfigurable array,CGRA)指的是陣列中基本計算單元的數據處理寬度是比較大的位寬，例如32比特，這是相對于FPGA的單比特的細粒度而言的。粗粒度可重構處理器能夠處理各種計算密集型的應用算法，但是由于存儲墻問題的廣泛性^[3]以及靜態CGRA的算力規模，訪存性能對CGRA的性能至關重要。在靜態CGRA中，盡管能夠通過豐富的互連資源實現更多的處理單元(Processing Element,PE)間數據復用，但大量的PE單元在運行中的每個周期仍然需要片上存儲系統提供多個新數據，以滿足數據流計算的需要。

在通用處理器領域，往往使用高速緩存(Cache)作為片上存儲組織方式。Cache的軟件透明性使它易于編程，但Cache有幾個低效率的問題。首先，Cache使用間接的、硬件管理的尋址，Cache在加載和存儲數據時指定了硬件必須轉換的地址，并確定其在片上內存中的物理位置。在這種方式下，從性能方面來說，如果同時需要的數據被映射到相同的位置上，則數據會被反復替換、重新載入，即產生沖突缺失問題；從功耗方面來說，每次訪問Cache，無論是否命中，都會產生標記(Tag)比較的開銷，以及在電路面積上的損耗。此外，Cache從動態隨機存儲器(Dynamic Random Access Memory,DRAM)中載入(load)數據是被動的，即產生強制缺失問題，發生訪存缺失(miss)后才會向發出load請求，這導致計算與DRAM訪存操作一定程度上是耦合的，嚴重堵塞了數據流，阻礙了陣列計算。

同樣，因為應用訪存特點引入的請求沖突是影響存儲性能的另一大重要因素，片上緩存在物理上被分為多組(Multi-Bank)，在同一時鐘周期不能訪問存儲在同一Bank但地址不同的數據。若同一Bank的兩個或多個數據在同一周期被請求，則會發生Bank沖突(BankConflict)，此時數據無法在同一時鐘周期返回，導致數據流阻塞，嚴重降低性能。

由于CGRA主要面向如神經網絡等計算密集型任務，其輸入輸出數據一般為圖像或張量格式，這意味著任務中往往包含大量線性地址計算，使用包含浮點計算單元的PE執行定點數計算是對算力的一種極大浪費，該問題也可以使用片上訪存系統輔助解決。