[發明專利]半導體器件及其制造方法

在審

• 申請號: 202111299113.2
• 申請日: 2021-11-04
• 公開（公告）號: CN114520226A
• 公開（公告）日: 2022-05-20
• 發明（設計）人: 黑田亮太;松浦仁
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L29/06;H01L29/739;H01L21/82;H01L23/48
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 羅利娜

1.一種半導體器件，包括：

半導體襯底，具有第一區域、第二區域和第三區域，在平面圖中所述第二區域和所述第三區域被所述第一區域包圍；

環形第一絕緣膜，形成在所述第一區域中的所述半導體襯底上，并且在平面圖中包圍所述第二區域和所述第三區域；

溝槽，形成在所述第三區域中的所述半導體襯底的上表面中；

柵極電極，經由第二絕緣膜形成在所述溝槽中；

p型半導體區域，形成在所述第二區域中的所述半導體襯底中；

電阻器元件，在所述p型半導體區域正上方、經由第三絕緣膜形成在所述半導體襯底上，并且所述電阻器元件電連接到所述柵極電極；以及

p型半導體層，形成在所述半導體襯底的下表面上，

其中所述柵極電極和所述p型半導體層構成IGBT，并且

其中所述第三絕緣膜的膜厚度小于所述第一絕緣膜的膜厚度并且大于所述第二絕緣膜的膜厚度。

2.根據權利要求1的半導體器件，

其中所述柵極電極和所述電阻器元件彼此分離。

3.根據權利要求2的半導體器件，還包括：

柵極焊盤，形成在所述第二區域中的所述電阻器元件上，

其中所述電阻器元件串聯連接在所述柵極焊盤與所述柵極電極之間。

4.根據權利要求2的半導體器件，還包括：

布線和多個插塞，形成在所述電阻器元件上，

其中所述柵極電極和所述電阻器元件經由所述多個插塞和所述布線而彼此電連接。

5.根據權利要求1的半導體器件，還包括：

連接到所述柵極電極的上表面的插塞，

其中所述柵極電極和所述插塞中的每一個在沿著所述半導體襯底的所述上表面的方向上，使與所述溝槽相鄰的所述半導體襯底的所述上表面露出。

6.根據權利要求1的半導體器件，

其中所述第二絕緣膜與所述半導體襯底和所述柵極電極中的每一個接觸。

7.根據權利要求6的半導體器件，

其中所述溝槽的表面與所述柵極電極之間的最短距離為70nm或更大。

8.根據權利要求1的半導體器件，

其中所述第三絕緣膜的厚度是所述第二絕緣膜的厚度的二至七倍。

9.根據權利要求1的半導體器件，

其中所述第三絕緣膜由依次形成在所述半導體襯底上的第四絕緣膜和第五絕緣膜構成，并且

其中所述第四絕緣膜的相對介電常數高于所述第五絕緣膜的相對介電常數。

10.根據權利要求1的半導體器件，

其中除了所述p型半導體層之外，n型半導體層也形成在所述半導體襯底的所述下表面上。

11.一種制造半導體器件的方法，包括以下步驟：

(a)制備具有第一區域、第二區域和第三區域的半導體襯底，所述第二區域和所述第三區域在平面圖中被所述第一區域包圍；

(b)在所述第一區域中的所述半導體襯底上形成環形第一絕緣膜，在平面圖中所述環形第一絕緣膜包圍所述第二區域和所述第三區域；

(c)在所述半導體襯底的上表面中形成p型半導體區域；

(d)在所述半導體襯底的上表面中形成溝槽；以及

(e)在包括所述溝槽的內部的所述半導體襯底上經由第二絕緣膜形成導電膜，然后去除在所述溝槽外部的所述導電膜，從而在所述溝槽中形成由所述導電膜制成的柵極電極；

(f)在所述(c)之后，在所述第二區域中的所述第二絕緣膜上經由第三絕緣膜形成電阻器元件；以及

(g)在所述半導體襯底的下表面上形成p型半導體層，

其中所述柵極電極和所述p型半導體層構成IGBT，

其中所述電阻器元件和所述柵極電極彼此電連接，并且

其中所述第三絕緣膜的膜厚度小于所述第一絕緣膜的膜厚度并且大于所述第二絕緣膜的膜厚度。