[發明專利]融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法

在審

• 申請號: 202111286780.7
• 申請日: 2021-11-02
• 公開（公告）號: CN114021450A
• 公開（公告）日: 2022-02-08
• 發明（設計）人: 樓俊鋼;黃抒意;申情;肖杰
• 申請（專利權）人: 湖州師范學院
• 主分類號: G06F30/27
• 分類號: G06F30/27;G06F30/18;G06N3/04;G06N3/08;G06F113/04;G06F119/02
• 代理公司: 杭州中利知識產權代理事務所(普通合伙) 33301
• 代理人: 肖洋

本發明提出了融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法，對電路輸入向量特征標準化處理：將電路網表分解成電路子網表并生成相應的數據集；解析子網表提取出其關于電路拓撲結構的特征數據TCV；根據電路子網表的輸入端口數隨機生成電路輸入向量A，通過基于CRC20哈希結合分塊策略對A進行特征標準化，得到特征數據結合故障概率pf，通過F?PTM算法計算得到標簽r；生成基于電路可靠性的數據集，有效解決了輸入向量不定長、且有不同量綱不利于模型訓練的問題。使用雙自編碼器進行電路可靠性評估：通過兩個具有不同激活函數的棧式自編碼器分別學習數據，獲取數據的不同特征，將其拼接形成雙自動編碼特征，能夠能有效地獲取數據中的信息。

【技術領域】

本發明涉及電路可靠性預測的技術領域，特別是融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法。

【背景技術】

隨著數字邏輯電路的特征尺寸向著納米、深亞微米級別發展，電路集成度快速增大，超大規模集成電路(VeryLarge Scale Integration,VLSI)應運而生。根據摩爾定律，隨著VLSI中的CMOS器件尺寸減小到納米級，熱波動、功耗和量子效應等問題開始影響器件的功能和可靠性，這大大驅動了集成電路的高可靠性需求。因此研究分析電路可靠性評估方法是一個重要課題，尤其是在設計階段，若能準確評估電路可靠性，則將大大減小生產成本，對促進集成電路產業的發展有著重大的意義。

半導體特征尺寸的不斷減小和集成密度的不斷增加，給高可靠電路設計帶來諸多挑戰，可靠性評估和預測技術是提高電路可靠性的有效手段，也已成為高可靠電路設計的重要環節之一。傳統方法通過篩選和可靠性實驗估計集成電路的可靠性，并采用加速壽命實驗確定產品的平均壽命。但其具有成本較高和存在滯后性的缺點。當前對電路可靠性研究的主流方法是基于數學模型，有故障樹模型、隨機計算模型、概率轉移矩陣、貝葉斯網絡、概率門模型、概率模型檢測以及神經網絡模型等。其中，基于深度神經網絡模型，可以實現對構思階段的數字電路產品可靠性評估，且其時間復雜度不受電路規模影響。但關于不定長的電路輸入向量的特征處理方法還有待進一步研究，模型的預測精度也有待提高，現提出一種融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法。

【發明內容】

本發明的目的就是解決現有技術中的問題，提出一種融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法，能夠提升模型的預測精度，有效地降低模型的復雜度，縮短訓練的時間消耗。

為實現上述目的，本發明提出了一種融合哈希編碼及分塊策略的雙自編碼器電路可靠性預測方法，包括以下步驟：

S1.電路輸入向量特征標準化，包括以下步驟：

S11.選取多個電路網表進行構造數據集，將電路網表分解成僅含1個原始輸出端的電路子網表；

S12.針對每個電路子網表生成相應的數據集；

S13.解析子網表，提取出其關于電路拓撲結構的特征數據TCV；

S14.根據電路子網表的輸入端口數隨機生成相應長度的電路輸入向量A，通過基于CRC20哈希結合分塊策略對電路輸入向量A進行特征標準化，得到特征數據

S15.結合故障概率pf，通過F-PTM算法計算得到標簽r；生成基于電路可靠性的數據集

S2.面向電路可靠性預測的雙自編碼器模型的構建，包括以下步驟：

S21.將步驟S14中生成的基于電路可靠性的數據集隨機選取部分數據作為訓練集，其余的數據作為測試集；

S22.將兩個棧式自編碼器的激活函數分別設置為sigmoid函數和tanh函數，各自通過逐層貪婪無監督訓練的方式構建基于自編碼器的特征學習網絡；

S23.將兩個棧式自編碼器最終隱藏層的編碼進行拼接，接上激活函數為sigmoid的全連接層作為預測層；