[發(fā)明專利]一種強(qiáng)實時性的CPCI千兆以太網(wǎng)板卡及數(shù)據(jù)通訊方法

有效

• 申請?zhí)枺?/td>: 202111277490.6
• 申請日: 2021-10-29
• 公開（公告）號: CN114006811B
• 公開（公告）日: 2023-04-28
• 發(fā)明（設(shè)計）人: 王曉潔;張坤;程杰;馬元元
• 申請（專利權(quán)）人: 西安微電子技術(shù)研究所
• 主分類號: H04L41/0803
• 分類號: H04L41/0803;H04L69/06;G06F13/42
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 白文佳

1.一種強(qiáng)實時性的CPCI千兆以太網(wǎng)板卡，其特征在于，包括PCI總線控制器(1)、可編程片上系統(tǒng)、光電轉(zhuǎn)換模塊、高速存儲器(7)；

所述高速存儲器(7)與可編程片上系統(tǒng)連接，所述高速存儲器(7)用于存儲以太網(wǎng)實時通訊中的過程數(shù)據(jù)；

所述光電轉(zhuǎn)換模塊與可編程片上系統(tǒng)連接，所述光電轉(zhuǎn)換模塊用于實現(xiàn)以太網(wǎng)物理層的光電轉(zhuǎn)換；

所述PCI總線控制器(1)與可編程片上系統(tǒng)連接，所述PCI總線控制器(1)用于實現(xiàn)PCI總線與可編程片上系統(tǒng)之間的命令及數(shù)據(jù)傳輸；

所述可編程片上系統(tǒng)為以太網(wǎng)板卡的控制中心；

可編程片上系統(tǒng)包括可編程邏輯塊和處理單元，所述可編程邏輯塊和處理單元之間通過高速總線連接；

所述可編程邏輯塊包括邏輯控制模塊(10)、雙端口存儲器(9)、直接存儲訪問通道(4)、以太網(wǎng)媒體訪問控制層(3)和以太網(wǎng)物理層；所述處理單元為ARM處理器(8)；

所述邏輯控制模塊(10)的一端與PCI總線控制器(1)連接，邏輯控制模塊(10)的另一端與雙端口存儲器(9)連接，所述邏輯控制模塊(10)用于實現(xiàn)PCI總線控制器(1)與雙端口存儲器(9)的數(shù)據(jù)讀寫時序匹配；

所述雙端口存儲器(9)還與ARM處理器(8)連接，所述雙端口存儲器(9)用于實現(xiàn)PCI總線與ARM處理器(8)之間的數(shù)據(jù)通道的緩存；

所述直接存儲訪問通道(4)一端和ARM處理器(8)連接，所述直接存儲訪問通道(4)另一端和以太網(wǎng)媒體訪問控制層(3)連接，所述直接存儲訪問通道(4)用于實現(xiàn)以太網(wǎng)媒體訪問控制層(3)和高速存儲器(7)之間的高速數(shù)據(jù)傳輸通道；

所述以太網(wǎng)媒體訪問控制層(3)一端和直接存儲訪問通道(4)互連，所述以太網(wǎng)媒體訪問控制層(3)另一端和以太網(wǎng)物理層連接，所述以太網(wǎng)物理層和光電轉(zhuǎn)換模塊互連，所述以太網(wǎng)媒體訪問控制層(3)和以太網(wǎng)物理層用于實現(xiàn)以太網(wǎng)通訊的數(shù)據(jù)鏈路層及物理層；

所述ARM處理器(8)配置以太網(wǎng)傳輸?shù)臄?shù)據(jù)格式；

所述數(shù)據(jù)格式為：目標(biāo)以太網(wǎng)媒體訪問控制層地址、源以太網(wǎng)媒體訪問控制層地址、數(shù)據(jù)長度、有效數(shù)據(jù)、校驗和；所述有效數(shù)據(jù)長度不超過1500字節(jié)，所述有效數(shù)據(jù)可自主定制協(xié)議；

所述高速存儲器(7)分為加載區(qū)(6)和上傳區(qū)(5)；

所述加載區(qū)(6)用于存放以太網(wǎng)通訊發(fā)送的數(shù)據(jù)；

所述上傳區(qū)(5)用于存放以太網(wǎng)通訊接收的數(shù)據(jù)；

加載區(qū)(6)實現(xiàn)數(shù)據(jù)加載的過程如下：將PCI總線發(fā)送的數(shù)據(jù)緩存在雙端口存儲器(9)內(nèi)，ARM處理器(8)將緩存在雙端口存儲器(9)內(nèi)的數(shù)據(jù)搬移到高速存儲器(7)的加載區(qū)(6)；上傳區(qū)(5)實現(xiàn)數(shù)據(jù)上傳的過程如下：由ARM處理器(8)將高速存儲器(7)中上傳區(qū)(5)的數(shù)據(jù)緩存在雙端口存儲器(9)內(nèi)，PCI總線控制器(1)將雙端口存儲器(9)的數(shù)據(jù)搬移到PCI總線上，供主板讀取。

2.根據(jù)權(quán)利要求1所述的一種強(qiáng)實時性的CPCI千兆以太網(wǎng)板卡，其特征在于，所述以太網(wǎng)媒體訪問控制層(3)以及以太網(wǎng)物理層由IP核實現(xiàn)，所述IP核為AXI?Etheren?SubsystemIP，IP核設(shè)置為1000BASE-X接口標(biāo)準(zhǔn)。

3.根據(jù)權(quán)利要求1-2任意一項所述的一種強(qiáng)實時性的CPCI千兆以太網(wǎng)板卡的數(shù)據(jù)通訊方法，其特征在于，可編程片上系統(tǒng)包括邏輯控制模塊(10)、雙端口存儲器(9)、直接存儲訪問通道(4)、以太網(wǎng)媒體訪問控制層(3)和以太網(wǎng)物理層以及ARM處理器(8)；所述高速存儲器(7)分為加載區(qū)(6)和上傳區(qū)(5)；包括以下步驟：

配置實時通訊過程中傳輸數(shù)據(jù)的長度、實時通訊的周期；

按照配置好的數(shù)據(jù)長度和通訊周期啟動以太網(wǎng)數(shù)據(jù)的發(fā)送和接收；

ARM處理器(8)按照實時通訊周期讀取高速存儲器(7)加載區(qū)(6)的數(shù)據(jù)并通過以太網(wǎng)發(fā)送，同時接收以太網(wǎng)實時通訊中的過程數(shù)據(jù)，并將以太網(wǎng)實時通訊中的過程數(shù)據(jù)存儲在高速存儲器(7)的上傳區(qū)(5)中；

通訊周期結(jié)束后，將高速存儲器(7)中的過程數(shù)據(jù)搬移至PCI總線并供主板讀取，完成以太網(wǎng)板卡的實時通訊數(shù)據(jù)讀取。