[發明專利]閃存器件的制備方法

在審

• 申請號: 202111249928.X
• 申請日: 2021-10-26
• 公開（公告）號: CN114023747A
• 公開（公告）日: 2022-02-08
• 發明（設計）人: 黨揚;張劍;張超然;熊偉;陳華倫
• 申請（專利權）人: 華虹半導體（無錫）有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517;H01L27/11521;H01L27/11526
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本申請公開了一種閃存器件的制備方法，包括：提供一襯底，襯底上形成有柵介電層，襯底的元胞區域的柵介電層上形成有字線，字線之間的柵介電層上形成有浮柵多晶硅，浮柵多晶硅上方形成有控制柵多晶硅，字線和控制柵多晶硅、浮柵多晶硅之間，以及字線表面形成有氧化物隔離層，控制柵多晶硅和浮柵多晶硅之間形成有多層膜隔離層，襯底的邏輯區域的柵介電層上形成有柵極多晶硅；形成硬掩模層，硬掩模層覆蓋氧化物隔離層、控制柵多晶硅和柵極多晶硅；對硬掩模層進行去除處理，保留字線兩側的氧化物隔離層表面的硬掩模層；去除邏輯區域中目標區域的柵極多晶硅；去除元胞區域中目標區域的控制柵多晶硅、浮柵多晶硅和多層膜隔離層。

技術領域

本申請涉及半導體制造技術領域，具體涉及一種閃存器件的制備方法。

背景技術

閃存作為一種非易失性半導體器件，具有便捷、存儲密度高、可靠性好等，隨著經濟和技術的發展，被廣泛應用于智能移動電話、個人電腦(personal computer，PC)、USB(universal serial bus)閃存盤(可簡稱為“U盤”)等各類設備中。常見的閃存器件具有層疊的柵極結構，包括浮柵(float gate，FG)和覆蓋浮柵的控制柵(control gate，CG)。

在半導體制造業中，嵌入式閃存技術是將閃存器件和邏輯(logic)器件集成制作在同一襯底上的技術。相關技術中，在嵌入式閃存的制造工藝中，通常采用硅氧化物作為柵極之間的隔離層，在進行控制柵接觸孔(control gate contact，CGCT)刻蝕工序后，浮柵上方的隔離層會內縮。

參考圖1，其示出了相關技術中提供的嵌入式閃存工藝形成的器件的剖面圖，如圖1所示，襯底110包括元胞(cell)區域101和邏輯區域102，元胞區域101用于形成閃存器件，邏輯區域102用于形成邏輯器件，如圖1所示，襯底110上形成有柵介電層120，在進行CGCT刻蝕工序后，元胞區域101的柵介電層120上形成有閃存器件，邏輯區域102的柵介電層120上形成有邏輯器件的柵極134，其中，閃存器件包括字線(word line，WL)133以及形成于字線133兩側的浮柵131和控制柵132，其中，控制柵132位于浮柵131上方，柵極之間填充有氧化物隔離層144，浮柵131和控制柵132之間形成有第一氮化物隔離層142，字線133和浮柵131、控制柵132之間形成有第二氮化物隔離層145。如圖1所示，浮柵131上方的氧化物隔離層144存在收縮現象(如圖1中虛線所示)。

由于收縮現象的存在，在后續的層間介電層(interlayer dielectric，ILD)填充工序中，內縮的隔離層形貌會有較高的幾率導致介電層的空洞，從而降低了器件的可靠性。

發明內容

本申請提供了一種閃存器件的制備方法，可以解決相關技術中提供的閃存器件的制備方法中在CGCT刻蝕工序后會導致浮柵上方的隔離層收縮，從而導致后續填充的層間介電層會有較大的幾率形成空洞的問題。

一方面，本申請實施例提供了一種閃存器件的制備方法，包括：

提供一襯底，所述襯底上形成有柵介電層，所述襯底上用于形成器件的區域包括元胞區域和邏輯區域，所述元胞區域用于形成閃存器件，所述邏輯區域用于形成邏輯器件，所述元胞區域的柵介電層上形成有字線，所述字線之間的柵介電層上形成有浮柵多晶硅，所述浮柵多晶硅上方形成有控制柵多晶硅，所述字線和所述控制柵多晶硅、所述浮柵多晶硅之間，以及所述字線表面形成有氧化物隔離層，所述控制柵多晶硅和所述浮柵多晶硅之間形成有多層膜隔離層，所述邏輯區域的柵介電層上形成有柵極多晶硅；

形成硬掩模層，所述硬掩模層覆蓋所述氧化物隔離層、所述控制柵多晶硅和所述柵極多晶硅；

對所述硬掩模層進行去除處理，保留所述字線兩側的氧化物隔離層表面的硬掩模層；

去除所述邏輯區域中目標區域的柵極多晶硅，剩余的柵極多晶硅形成所述邏輯器件的柵極；