[發(fā)明專利]具有裸片上高速緩沖存儲(chǔ)器的存儲(chǔ)器裝置在審
| 申請(qǐng)?zhí)枺?/td> | 202111209291.1 | 申請(qǐng)日： | 2021-10-18 |
| 公開（公告）號(hào)： | CN114385522A | 公開（公告）日： | 2022-04-22 |
| 發(fā)明（設(shè)計(jì)）人： | S·S·艾勒特;A·D·艾卡爾;S·斯瓦米 | 申請(qǐng)（專利權(quán)）人： | 美光科技公司 |
| 主分類號(hào)： | G06F12/0877 | 分類號(hào)： | G06F12/0877 |
| 代理公司： | 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287 | 代理人： | 彭曉文 |
| 地址： | 美國(guó)愛*** | 國(guó)省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 具有 裸片上 高速 緩沖存儲(chǔ)器 存儲(chǔ)器 裝置 | ||
1.一種存儲(chǔ)器裝置，其包括：
多個(gè)存儲(chǔ)體組，其中每個(gè)存儲(chǔ)體組包括多個(gè)存儲(chǔ)器存儲(chǔ)體；
多個(gè)行緩沖器，其中所述多個(gè)行緩沖器中的至少一個(gè)行緩沖器與所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的每個(gè)存儲(chǔ)器存儲(chǔ)體相關(guān)聯(lián)；
高速緩沖存儲(chǔ)器，其包括多個(gè)高速緩存線；
處理邏輯，其以通信方式耦合到所述多個(gè)存儲(chǔ)體組和所述多個(gè)行緩沖器，所述處理邏輯用以執(zhí)行包括以下各項(xiàng)的操作：
接收指定所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的存儲(chǔ)器存儲(chǔ)體的行的激活命令；
將數(shù)據(jù)從指定行提取到所述多個(gè)行緩沖器中的行緩沖器；以及
將所述數(shù)據(jù)復(fù)制到所述多個(gè)高速緩存線中的高速緩存線。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM裝置。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述高速緩沖存儲(chǔ)器是靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM裝置。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述處理邏輯包括內(nèi)容可尋址存儲(chǔ)器CAM電路以將存儲(chǔ)器地址翻譯為以下各項(xiàng)中的一項(xiàng)：所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的特定存儲(chǔ)器存儲(chǔ)體的特定行的標(biāo)識(shí)符或所述高速緩沖存儲(chǔ)器的特定線的標(biāo)識(shí)符。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述處理邏輯用以進(jìn)一步執(zhí)行包括以下各項(xiàng)的操作：
接收指定列地址的讀取命令；
從所述高速緩存線的位置讀取所述數(shù)據(jù)的至少一部分，其中所述位置由所述列地址標(biāo)識(shí)。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述處理邏輯用以進(jìn)一步執(zhí)行包括以下各項(xiàng)的操作：
接收指定列地址和新數(shù)據(jù)的寫入命令；
將所述新數(shù)據(jù)存儲(chǔ)到所述高速緩存線的位置，其中所述位置由所述列地址標(biāo)識(shí)。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述處理邏輯用以進(jìn)一步執(zhí)行包括以下各項(xiàng)的操作：
接收指定所述存儲(chǔ)器存儲(chǔ)體的所述行的預(yù)充電命令；
將所述數(shù)據(jù)從所述高速緩存線復(fù)制到所述存儲(chǔ)器存儲(chǔ)體的所述行。
8.一種芯片上系統(tǒng)，其包括：
多個(gè)存儲(chǔ)體組，其中每個(gè)存儲(chǔ)體組包括多個(gè)存儲(chǔ)器存儲(chǔ)體；
多個(gè)行緩沖器，其以通信方式耦合到所述多個(gè)存儲(chǔ)體組；
高速緩沖存儲(chǔ)器，其包括多個(gè)高速緩存線；
內(nèi)容可尋址存儲(chǔ)器CAM電路，其用以將存儲(chǔ)器地址翻譯為以下各項(xiàng)中的一項(xiàng)：所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的特定存儲(chǔ)器存儲(chǔ)體的特定行的標(biāo)識(shí)符或所述高速緩沖存儲(chǔ)器的特定線的標(biāo)識(shí)符；
處理邏輯，其以通信方式耦合到所述多個(gè)存儲(chǔ)體組和所述多個(gè)行緩沖器，所述處理邏輯用以執(zhí)行包括以下各項(xiàng)的操作：
接收指定存儲(chǔ)器地址的讀取命令；
通過所述CAM電路將所述存儲(chǔ)器地址翻譯為所述多個(gè)高速緩存線中的高速緩存線的標(biāo)識(shí)符；以及
從所述高速緩存線讀取數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的芯片上系統(tǒng)，其中所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的每個(gè)存儲(chǔ)器存儲(chǔ)體是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM存儲(chǔ)體。
10.根據(jù)權(quán)利要求8所述的芯片上系統(tǒng)，其中所述高速緩沖存儲(chǔ)器是靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM裝置。
11.根據(jù)權(quán)利要求8所述的芯片上系統(tǒng)，其中所述多個(gè)行緩沖器中的一或多個(gè)行緩沖器與所述多個(gè)存儲(chǔ)器存儲(chǔ)體中的每個(gè)存儲(chǔ)器存儲(chǔ)體相關(guān)聯(lián)。
12.根據(jù)權(quán)利要求8所述的芯片上系統(tǒng)，其中所述處理邏輯用以進(jìn)一步執(zhí)行包括以下各項(xiàng)的操作：
接收指定所述存儲(chǔ)器地址和新數(shù)據(jù)的寫入命令；
通過所述CAM電路將所述存儲(chǔ)器地址翻譯為所述多個(gè)高速緩存線中的所述高速緩存線的所述標(biāo)識(shí)符；以及
將所述新數(shù)據(jù)存儲(chǔ)到所述高速緩存線。
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