[發明專利]數據通信方法、裝置、通信終端及計算機可讀存儲介質

有效

• 申請號: 202111207279.7
• 申請日: 2021-10-18
• 公開（公告）號: CN113660351B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 熊幫發;謝業專;黎碩;李旭勇;陳和平;凡奇;喻政
• 申請（專利權）人: 湖南興天電子科技有限公司
• 主分類號: H04L67/568
• 分類號: H04L67/568
• 代理公司: 北京超凡宏宇專利代理事務所(特殊普通合伙) 11463
• 代理人: 梁韜

本發明實施例公開了一種數據通信方法、裝置、通信終端及計算機可讀存儲介質，應用于第一終端的現場可編程邏輯門陣列，所述第一終端與至少一個第二終端在時間觸發以太網網絡系統下進行數據通信，所述方法包括：接收第一終端的中央處理器獲取的待處理業務數據幀的特征參數，所述特征參數包括所述待處理業務數據幀的內存地址和虛鏈路標號信息；將所述特征參數寫入預設數量的發送數據緩沖描述符，其中，各發送數據緩沖描述符具有相同大小的存儲空間；根據所述發送數據緩沖描述符向目標終端發送所述待處理業務數據幀，目標終端為任一第二終端。通過構建發送數據緩沖描述符的方式，有序的在終端之間傳輸業務數據幀，大大提升了通信終端之間的通信帶寬。

技術領域

本發明涉及計算機網絡通信領域，尤其涉及一種數據通信方法、裝置、通信終端及計算機可讀存儲介質。

背景技術

時間觸發以太網（Time Triggered Ethernet，簡稱TTE）網絡系統包括終端系統和支持TTE協議的交換機。目前終端系統的硬件均包括現場可編程邏輯門陣列（fieldprogrammable gate array，FPGA）邏輯和ARM CPU（central processing unit，中央處理器）。

CPU上的應用程序在發送業務數據時，需要把待發送的數據寫入FPGA提供的寄存器發送緩存空間，同時應用程序在接收業務數據時，需要從FPGA提供的寄存器接收緩存空間讀取數據信息。CPU訪問FPGA的寄存器每次只能讀或寫4個字節，這樣CPU要發送數據包或讀取數據包，需要不斷循環讀或寫寄存器一定次數才能完成。比如讀寫1000個字節的數據，需要循環讀寫250次寄存器。而讀寫一個寄存器一般用時200ns左右，這種方式的業務數據的發送和接收性能很差，導致CPU和FPGA之間的通信接口的帶寬小。

發明內容

為了解決上述技術問題，本申請實施例提供了一種數據通信方法、裝置、通信終端及計算機可讀存儲介質，具體方案如下：

第一方面，本申請實施例提供了一種數據通信方法，應用于第一終端的現場可編程邏輯門陣列，所述第一終端與至少一個第二終端在時間觸發以太網網絡系統下進行數據通信，所述方法包括：

接收所述第一終端的中央處理器獲取的待處理業務數據幀的多組特征參數，其中，一組特征參數包括對應一個發送數據緩沖描述符存儲空間的所述待處理業務數據幀的內存地址和虛鏈路標號信息；

將所述待處理業務數據幀的多組特征參數分別寫入預設數量的發送數據緩沖描述符，其中，各發送數據緩沖描述符具有相同大小的存儲空間；

根據所述發送數據緩沖描述符向目標終端發送所述待處理業務數據幀，所述目標終端為任一第二終端。

根據本申請實施例的一種具體實施方式，所述根據所述發送數據緩沖描述符向目標終端發送所述待處理業務數據幀的步驟，包括：

根據所述發送數據緩沖描述符中的所述待處理業務數據幀的內存地址，從預設的存儲器中提取所述待處理業務數據幀；

根據所述發送數據緩沖描述符中的所述虛鏈路標號信息確定目標終端；

向所述目標終端發送所述待處理業務數據幀。

根據本申請實施例的一種具體實施方式，所述發送數據緩沖描述符還包括描述符結束標志信息，根據所述發送數據緩沖描述符向目標終端發送所述待處理業務數據幀的步驟之后，所述方法還包括：

檢測所述發送數據緩沖描述符的所述描述符結束標志信息；

若檢測所述描述符結束標志信息指示未結束，繼續讀取下一個發送數據緩沖描述符中的待處理業務數據幀的內存地址和虛鏈路標號信息；

若檢測所述描述符結束標志信息指示結束，向所述中央處理器發送中斷信號，并釋放所述發送數據緩沖描述符的存儲空間。