[發明專利]半導體內存裝置

在審

• 申請號: 202111192484.0
• 申請日: 2021-10-13
• 公開（公告）號: CN115966236A
• 公開（公告）日: 2023-04-14
• 發明（設計）人: 陳宗仁
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/14
• 分類號: G11C16/14;G11C16/22
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋興;臧建明

1.一種半導體內存裝置，其特征在于，包括：

內存晶胞陣列，包括多個內存晶胞；

開關電路，耦接所述內存晶胞陣列，包括至少一開關，各所述至少一開關接收控制信號，并且受控于所述控制信號而導通或斷開；以及

感測電路，耦接所述開關電路，當進行抹除驗證時，所述感測電路經由所述開關電路依序接收各所述多個內存晶胞產生的抹除驗證電流，以對各所述多個內存晶胞的抹除狀態進行驗證。

2.根據權利要求1所述的半導體內存裝置，其特征在于，所述多個內存晶胞耦接至少一字線，當進行抹除操作時，所述多個內存晶胞基于施加至所述至少一字線的抹除電壓而同時進行抹除。

3.根據權利要求1所述的半導體內存裝置，其特征在于，當進行讀取操作時，所述感測電路經由所述開關電路同時接收各所述多個內存晶胞產生的讀取電流。

4.根據權利要求1所述的半導體內存裝置，其特征在于，所述多個內存晶胞共同耦接至一個字線，并分別經由不同的多個位線耦接至所述開關電路及所述感測電路，各所述至少一開關設置在對應的所述位線，并耦接于對應的所述內存晶胞與所述感測電路之間。

5.根據權利要求4所述的半導體內存裝置，其特征在于，當進行所述抹除驗證時，通過將抹除驗證電壓施加至所述字線以及將導通電平的所述控制信號依序施加至所述至少一開關，使所述感測電路依序接收各所述多個內存晶胞產生的所述抹除驗證電流。

6.根據權利要求5所述的半導體內存裝置，其特征在于，所述至少一開關包括第一開關以及第二開關，所述多個位線包括第一位線以及第二位線，所述第一開關設置于所述第一位線，所述第二開關設置于所述第二位線，當進行所述抹除驗證時，所述半導體內存裝置通過將所述導通電平的所述控制信號依序施加至所述第一開關以及所述第二開關，使所述感測電路依序接收各所述多個內存晶胞產生的所述抹除驗證電流。

7.根據權利要求1所述的半導體內存裝置，其特征在于，所述多個內存晶胞分別耦接至不同的多個字線，并經由共同的位線耦接至所述開關電路及所述感測電路，所述至少一開關設置在所述位線，并耦接于所述多個所述內存晶胞與所述感測電路之間。

8.根據權利要求7所述的半導體內存裝置，其特征在于，當進行所述抹除驗證時，通過將抹除驗證電壓依序施加至所述多個字線以及將導通電平的所述控制信號施加至所述至少一開關，使所述感測電路依序接收各所述多個內存晶胞產生的所述抹除驗證電流。

9.根據權利要求8所述的半導體內存裝置，其特征在于，所述多個字線包括第一字線以及第二字線，當進行所述抹除驗證時，所述抹除驗證電壓先被施加至所述第一字線，以讓所述感測電路接收到耦接至所述第一字線的所述內存晶胞所產生的抹除驗證電流，接著所述抹除驗證電壓再被施加至所述第二字線，以讓所述感測電路接收到耦接至所述第二字線的所述內存晶胞所產生的抹除驗證電流。

10.根據權利要求1所述的半導體內存裝置，其特征在于，所述內存晶胞陣列為或非型閃存中的迷你陣列，所述多個內存晶胞用于存儲選項位或狀態位。