[發明專利]OTP型CPLD解碼電路及方法

在審

• 申請號: 202111150583.2
• 申請日: 2021-09-29
• 公開（公告）號: CN113867250A
• 公開（公告）日: 2021-12-31
• 發明（設計）人: 朱銀瑞;王健;王睿儀;岳倫;盧海林;朱勇;孫瑋;劉曉紅;吳浩
• 申請（專利權）人: 上海地鐵電子科技有限公司
• 主分類號: G05B19/05
• 分類號: G05B19/05
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 胡晶

1.一種OTP型CPLD解碼電路，其特征在于，包括：JTAG接口、ARM處理器、FPGA可編程邏輯芯片、Serial串行接口、CPLD以及Power電源模塊；

兩個所述JTAG接口分別連接所述ARM處理器和所述FPGA可編程邏輯芯片，為所述ARM處理器和所述FPGA可編程邏輯芯片下載程序使用；

所述Serial串行接口連接所述ARM處理器；所述Serial串行接口將ARM處理器通過FPGA可編程邏輯芯片發給CPLD的激勵數據和CPLD的反饋數據發送給PC電腦或第三方帶串口的設備上；

所述ARM處理器與所述FPGA可編程邏輯芯片連接；所述FPGA可編程邏輯芯片與所述CPLD連接；

所述Power電源模塊為OTP型CPLD解碼電路提供電源，并具有隔離、掉電以及過流保護功能。

2.根據權利要求1所述的OTP型CPLD解碼電路，其特征在于，所述ARM處理器的總線包括CS片選信號線、OE讀使能信號線、WE寫使能信號線、ADDR地址線和DB數據信號線；所述CS片選信號線、OE讀使能信號線、WE寫使能信號線、ADDR地址線和DB數據信號線通過FPGA內部的解碼后將DB數據線的雙向功能解碼為單一的只輸入與只輸出功能；所述輸入功能讀取CPLD對應激勵數據的反饋數據；所述輸出功能發送ARM處理器給CPLD的激勵數據。

3.一種OTP型CPLD解碼方法，其特征在于，運用權利要求1-2任一項權利要求所述的OTP型CPLD解碼電路執行如下步驟：當CPLD的輸入引腳接收不同的激勵信號后經過CPLD內部編碼邏輯后，采集CPLD輸出引腳上對應的電平變化，利用CPLD輸出引腳上對應的電平變化與對應的輸入激勵信號解碼CPLD。

4.根據權利要求3所述的OTP型CPLD解碼方法，其特征在于，利用檢測CPLD關鍵I/O性質的裝置檢測CPLD管腳I/O屬性；

所述檢測CPLD關鍵I/O性質的裝置包括：一個電源、兩個電阻以及一個比較器；

所述電源和兩個電阻依次串聯，上電后利用比較器檢測其中一個電阻的電壓，通過電壓數值判斷CPLD引腳屬性；CPLD引腳屬性包括輸入管腳、輸出管腳、三態管腳以及固定電平。

5.根據權利要求3所述的OTP型CPLD解碼方法，其特征在于，ARM系統數據處理單元給CPLD輸入引腳對應的激勵信號；

所述ARM系統數據處理單元包括ARM芯片、電源管理單元、232串口通訊單元以及緩存RAM；

所述ARM芯片作為中央處理器起到控制激勵信號和對CPLD接收激勵信號后的反饋數據處理，并產生激勵信號激勵CPLD；

所述緩存RAM存儲CPLD接收激勵信號后的反饋數據；

所述電源管理單元為整個裝置提供預設電壓，并起到掉電和過流保護的作用；

所述232串口通訊單元時將處理后的數據發送出去。

6.根據權利要求5所述的OTP型CPLD解碼方法，其特征在于，利用地址譯碼和分頻裝置將ARM系統數據處理單元的地址訪問空間進行外擴，不影響ARM處理器內部總線功能的前提下使數據和地址總線可對外輸出，并改變地址線和數據線的輸出方式。

7.根據權利要求6所述的OTP型CPLD解碼方法，其特征在于，所述地址譯碼和分頻裝置采用FPGA實現；

FPGA產生時鐘激勵信號，配置FPGA內部解碼邏輯電路，將總線的輸出信號作為CPLD的輸入激勵信號，將總線的輸入信號作為CPLD的相應信號。

8.根據權利要求6所述的OTP型CPLD解碼方法，其特征在于，所述改變地址線和數據線的輸出方式采用：將數據總線的雙向功能改為單一的輸入與輸出，輸入接收CPLD的反饋數據，輸出發送CPLD的激勵數據。

9.根據權利要求7所述的OTP型CPLD解碼方法，其特征在于，通過FPGA的硬件可編程的特性，將激勵信號進行掩碼改變激勵信號的通道數，并通過配置FPGA調節激勵信號的輸出引腳適配不同種類的OTP型CPLD。

10.根據權利要求6所述的OTP型CPLD解碼方法，其特征在于，通過連接器將CPLD、ARM系統以及地址譯碼和分頻裝置連接起來，

通過連接器將CPLD的輸入信號與FPGA的激勵信號連接起來，CPLD經過激勵信號后獲得對應的響應信號，并將響應信號與FPGA的輸入信號連接起來，形成閉環。