[發明專利]一種防電流回流的IO架構

在審

• 申請號: 202111118528.5
• 申請日: 2021-09-24
• 公開（公告）號: CN113676172A
• 公開（公告）日: 2021-11-19
• 發明（設計）人: 陳冠旭;饒科;韓智毅;張琢;吳明顯;滿愛寶
• 申請（專利權）人: 廣東華芯微特集成電路有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/0185
• 代理公司: 佛山北定知識產權代理事務所(普通合伙) 44761
• 代理人: 曹江雄

1.一種防電流回流的IO架構，其特征在于，包括：

數字輸入通道，用于分別接入數字輸入信號和第一通道控制信號；

數字輸出通道，用于接入所述第一通道控制信號；

第一PMOS管，柵極用于通過所述數字輸入通道接入所述數字輸入信號，源極用于連接電源電壓端，漏極用于作為PAD輸出端，襯底連接所述PAD輸出端；

第一NMOS管，柵極連接所述第一PMOS管的柵極，漏極連接所述PAD輸出端，源極用于接地；

第二NMOS管，柵極用于連接所述電源電壓端，漏極用于通過所述數字輸出通道輸出數字輸出信號，源極連接所述PAD輸出端，襯底用于連接所述電源電壓端；

其中，所述第一通道控制信號在開啟所述數字輸入通道時，所述數字輸出通道關閉；所述第一通道控制信號在開啟所述數字輸出通道時，所述數字輸入通道關閉。

2.根據權利要求1所述的防電流回流的IO架構，其特征在于，還包括：

模擬信號通道，用于接入第二通道控制信號，并用于向所述PAD輸出端傳輸模擬信號；

其中，所述第二通道控制信號用于開啟或關閉所述模擬信號通道。

3.根據權利要求2所述的防電流回流的IO架構，其特征在于，在所述第二通道控制信號開啟所述模擬信號通道時，所述數字輸入通道和所述數字輸出通道被關閉。

4.根據權利要求1所述的防電流回流的IO架構，其特征在于，所述數字輸入通道包括：

第三NMOS管，柵極用于連接所述電源電壓端，漏極連接所述第一NMOS管的柵極，源極連接所述第一PMOS管的柵極，襯底用于接地；

第二PMOS管，源極連接所述第三NMOS管的漏極，漏極連接所述第三NMOS管的源極，柵極用于接入所述第一通道控制信號，襯底用于連接所述PAD輸出端；

第三PMOS管，源極連接所述第三NMOS管的源極，柵極用于連接所述電源電壓端，襯底和漏極用于連接所述PAD輸出端。

5.根據權利要求1所述的防電流回流的IO架構，其特征在于，所述數字輸出通道包括：

第四PMOS管，漏極連接所述第二NMOS管的源極，柵極用于連接所述電源電壓端，襯底用于連接所述PAD輸出端，源極用于接入所述第一通道控制信號；

第五PMOS管，柵極連接所述第四PMOS管的源極，源極用于連接所述電源電壓端，漏極和襯底用于連接所述PAD輸出端；

第六PMOS管，柵極用于連接所述電源電壓端，源極、漏極和襯底用于連接所述PAD輸出端。

6.根據權利要求2所述的防電流回流的IO架構，其特征在于，所述模擬信號通道包括：

第四NMOS管，柵極用于連接所述電源電壓端，漏極用于接入所述第二通道控制信號；

第七PMOS管，柵極用于接入所述第一通道控制信號，源極連接所述第四NMOS管的漏級，漏極連接所述第四NMOS管的源極，襯底用于連接所述PAD輸出端；

第五NMOS管，柵極用于連接所述電源電壓端，源極用于連接所述PAD輸出端，襯底用于接地；

第八PMOS管，柵極連接所述第四NMOS管的源極，源極連接所述第五NMOS管的漏極，漏極連接所述第五NMOS管的源極；

第九PMOS管，源極連接所述第八PMOS管的柵極，柵極用于連接所述電源電壓端，漏極和襯底用于連接所述PAD輸出端。

7.根據權利要求4所述的防電流回流的IO架構，其特征在于，所述數字輸入通道還包括：

第一緩沖單元，所述第三NMOS管的漏極用于通過所述第一緩沖單元構成信號傳輸通道。

8.根據權利要求4所述的防電流回流的IO架構，其特征在于，所述數字輸入通道還包括：

第二緩沖單元，所述第三NMOS管的漏極通過所述第二緩沖單元連接所述第一NMOS管的柵極。

9.根據權利要求5所述的防電流回流的IO架構，其特征在于，所述數字輸出通道還包括：

第三緩沖單元，所述第二NMOS管的漏極用于通過所述第三緩沖單元構成信號傳輸通道。

10.根據權利要求4至6任意一項所述的防電流回流的IO架構，其特征在于，還包括：

第四緩沖單元，用于對所述第一通道控制信號進行緩沖處理。