[發(fā)明專利]具有最佳化胞元布置的裝置布局

在審

• 申請?zhí)枺?/td>: 202111088070.3
• 申請日: 2021-09-16
• 公開（公告）號: CN113779923A
• 公開（公告）日: 2021-12-10
• 發(fā)明（設計）人: 古魯普拉薩德
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 王素琴

一種具有最佳化胞元布置的裝置布局。多個胞元排列在一區(qū)域中。每一胞元包括第一胞元區(qū)以及第二胞元區(qū)。所述第一胞元區(qū)在參考邊緣處鄰接所述第二胞元區(qū)。所述胞元被對齊成使得每一參考邊緣與具有多個胞元的行的布置參考邊緣水平地對齊。

技術領域

在本發(fā)明的實施例中闡述的技術大體而言涉及裝置布局，并且更具體而言涉及裝置布局的靈活的胞元高度以及通過電子設計自動化工具對這些類型的胞元的布置進行最佳化的方法。

背景技術

電子設計自動化(Electronic Design Automation，EDA)及相關工具使得能夠高效地設計可能具有極大數目的(例如，數千個、數百萬個、數十億個或更多個)組件的復雜集成電路。對于現代的集成電路來說，手動地規(guī)定所有這些組件(例如，用于實施所期望邏輯的晶體管排列、晶體管類型、信號路由)的特性及布置即使有可能，也將極其耗時并且代價昂貴。現代的EDA工具利用胞元來便于進行不同的抽象層次的電路設計。在EDA場景中，胞元是電子電路的原理圖或物理裝置布局內的組件在軟件中的抽象表示?？墒褂冒谶壿嫵橄髮犹幵O計電路，接著可使用與這些胞元相關聯的較低層次的規(guī)范(例如，晶體管排列、信號路由)來實施這些電路。使用標準庫來設計電子電路，從而實現功耗-性能-面積(power-performance-area，PPA)最佳化。

發(fā)明內容

本發(fā)明實施例提供一種具有最佳化胞元布置的裝置布局，所述裝置布局包括：多個胞元，排列在被布置成多個行的區(qū)域中，所述多個胞元中的每一胞元包括：第一胞元區(qū)；以及第二胞元區(qū)，鄰接所述第一胞元區(qū)，其中在所述第一胞元區(qū)與所述第二胞元區(qū)彼此鄰接之處界定有參考邊緣，其中所述多個胞元中的每一胞元的所述參考邊緣與所述多個行中的每一行的布置參考邊緣對齊。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業(yè)中的標準慣例，各種特征并非按比例繪制。事實上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1是繪示根據本公開各種實施例的示例性電子電路設計引擎的方塊圖。

圖2是繪示根據本公開各種實施例的電路設計引擎的例示性模塊的方塊圖。

圖3示出根據本公開各種實施例的具有參考邊緣的示例性胞元。

圖4示出根據本公開各種實施例的具有參考邊緣以及與電源相關的引腳的另一示例性胞元。

圖5A示出根據本公開各種實施例的在胞元內實施有平面晶體管的另一示例性胞元。

圖5B示出根據本公開各種實施例的在胞元內實施有FinFet晶體管的另一示例性胞元。

圖6示出根據本公開各種實施例的另一示例性胞元，其示出垂直胞元高度。

圖7示出根據本公開各種實施例的遞增胞元高度。

圖8示出根據本公開各種實施例的具有斜的N型裝置尺寸及斜的P型裝置尺寸的示例性胞元。

圖9示出根據本公開各種實施例的具有分數N型裝置尺寸及分數P型裝置尺寸的示例性胞元。

圖10示出根據本公開各種實施例的具有多個胞元的示例性裝置布局。

圖11示出根據本公開各種實施例的具有多個胞元的另一示例性裝置布局。

圖12是示出根據本公開各種實施例的用于產生裝置布局(例如圖10至圖11中的裝置布局)的方法的示例性流程圖。

圖13是示出根據本公開各種實施例的對在設計中進行實例化的來自標準胞元庫的胞元進行布置的方法的示例性流程圖。

圖14是示出根據本公開各種實施例的產生標準胞元庫的方法的另一示例性流程圖。