[發明專利]CMOS毫米波高速時鐘緩沖電路

在審

• 申請號: 202111013463.8
• 申請日: 2021-08-31
• 公開（公告）號: CN113904675A
• 公開（公告）日: 2022-01-07
• 發明（設計）人: 楊波
• 申請（專利權）人: 廣州昌鈺行信息科技有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 南京普睿益思知識產權代理事務所(普通合伙) 32475
• 代理人: 陳榮立

本發明公開了一種CMOS毫米波高速時鐘緩沖電路，包括帶有中心抽頭的差分電感、主從穩壓器和NMOS差分核心，所述NMOS差分核心包括第一NMOS核心管和第二NMOS核心管，所述差分電感的一端與所述第一NMOS核心管的漏極連接，所述差分電感的另一端與所述第二NMOS核心管的漏極連接，所述差分電感的中心抽頭與所述主從穩壓器連接。實施本發明的CMOS毫米波高速時鐘緩沖電路，具有以下有益效果：相位噪聲低，功耗低，能夠傳輸的距離遠。

技術領域

本發明涉及時鐘緩沖電路領域，特別涉及一種CMOS毫米波高速時鐘緩沖電路。

背景技術

在毫米波毫米波芯片，高速時鐘，比如28G的時鐘很難采用傳統的CMOS緩沖器進行緩沖和傳輸。用傳統的CMOS緩沖器進行緩沖和傳輸時，在55納米或者類似的工藝上，信號都是衰減的，沒有放大。如何在這種工藝上放大是需要解決的問題。圖1為傳統的時鐘緩沖器和傳輸示意圖；基于交流耦合CMOS倒相器的CMOS時鐘緩沖器由于其緊湊的設計和卓越的功率效率而被廣泛使用。該自偏置倒相器具有PMOS和NMOS兩種器件，在共享直流偏置電流的同時提供輸入信號的放大。然而，這種方案在毫米波應用中受到限制，因為在這樣的高頻中，倒相器提供的不是信號放大，而是信號損耗。因此不能再使用傳統的基于倒相器的緩沖器和分配方案。

圖2為現有技術中交流耦合CMOS倒相器的示意圖，該設計的PMOS/NMOS偏置通過反饋電阻實現。其優點是面積小，缺點是無法工作在高的頻率比如28G。

圖3為現有技術中自舉交流耦合倒相器緩沖器的示意圖，該設計的NMOS偏置通過NMOS電流鏡像獲得，PMOS偏置通過一個帶運放(op-amp)的環路實現。其優點是面積小，缺點是比傳統交流耦合CMOS倒相器工作頻率高，但任然無法工作在高的頻率比如28G。

圖4為現有技術中自舉交流耦合倒相器緩沖器與并聯峰化的示意圖；該設計的NMOS偏置通過NMOS電流鏡像獲得，PMOS偏置通過一個帶運放(op-amp)的環路實現，輸出同時采用并聯峰化技術增加帶寬。優點是并聯峰化技術增加帶寬；缺點是采用電流鏡偏置，噪聲高。

圖5為現有技術中帶有電感和電阻共模穩壓器的電流模式(CML)緩沖器的示意圖。優點是采用電感增加帶寬，缺點是采用電流鏡偏置，噪聲高。

圖6為現有技術中帶有穩壓器和中心抽頭的電流模式(CML)緩沖器的示意圖。優點是采用電感增加帶寬，自帶穩壓器穩定工作電壓；缺點是采用電流鏡偏置，噪聲高。

毫米波的工作頻率如此之高，幾乎達到了CMOS技術極限。因此，圖2、圖3和圖4不適用這種情況。為了驅動一個低功率的24G分頻器負載，需要接近600mV的輸出擺幅。因此，電感或者并聯峰化被用來打破限制帶寬限制。圖5需要復雜的設計，因為電阻值在不同的工藝角里面變化超過+/-30％。需要復雜的校準來實現輸出的共模的穩定。圖6采用穩壓器來穩定輸出的共模電壓。然而，電流鏡對緩沖的時鐘的相位噪聲的貢獻很大。

發明內容

本發明要解決的技術問題在于，針對現有技術的上述缺陷，提供一種相位噪聲低，功耗低，能夠傳輸的距離遠的CMOS毫米波高速時鐘緩沖電路。

本發明解決其技術問題所采用的技術方案是：構造一種CMOS毫米波高速時鐘緩沖電路，包括帶有中心抽頭的差分電感、主從穩壓器和NMOS差分核心，所述NMOS差分核心包括第一NMOS核心管和第二NMOS核心管，所述差分電感的一端與所述第一NMOS核心管的漏極連接，所述差分電感的另一端與所述第二NMOS核心管的漏極連接，所述差分電感的中心抽頭與所述主從穩壓器連接。

在本發明所述的CMOS毫米波高速時鐘緩沖電路中，還包括第一負載電容和第二負載電容，所述第一負載電容與所述差分電感的一端連接，所述第二負載電容與所述差分電感的另一端連接。