[發明專利]M路高速緩存存儲器和使用M路高速緩存存儲器的方法

有效

• 申請號: 202111007241.5
• 申請日: 2021-08-30
• 公開（公告）號: CN113918484B
• 公開（公告）日: 2022-05-24
• 發明（設計）人: 卡曼·S·巴薩姆
• 申請（專利權）人: 深圳市匯頂科技股份有限公司
• 主分類號: G06F12/126
• 分類號: G06F12/126
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

1.一種M路高速緩存存儲器，其特征在于，所述高速緩存存儲器包括：

多路，每路包括指令存儲器部分，其中所述指令存儲器部分包括多個指令存儲器位置，用于存儲對多個中央處理單元CPU指令進行編碼的指令數據；

控制器，用于確定預定數量的高速緩存存儲器命中條件中的每一個已發生；和

替換策略電路，用于將所述多路中的一路確認為經歷了所述預定數量的高速緩存存儲器命中條件中最少數量的命中；

其中，所述控制器還用于確定高速緩存存儲器未命中條件已發生，并且響應于所述未命中條件，使得從隨機存取存儲器RAM中檢索到的指令數據被寫入所述替換策略電路確認的路的指令存儲器部分。

2.根據權利要求1所述的M路高速緩存存儲器，其特征在于，所述替換策略電路用于存儲所述預定數量的高速緩存存儲器命中條件中所述多路中的每路已經歷的命中數量。

3.根據權利要求2所述的M路高速緩存存儲器，其特征在于，所述替換策略電路包括與每路對應的計數器，其中每個對應的計數器用于保持所述預定數量的高速緩存存儲器命中條件中對應路已經歷的命中數量的計數。

4.根據權利要求3所述的M路高速緩存存儲器，其特征在于，所述替換策略電路包括與每路對應的增量比較器，其中每個對應的增量比較器用于響應于對應路經歷了命中，使得對應的計數器增加所述預定數量的高速緩存存儲器命中條件中對應路已經歷的命中數量的計數。

5.根據權利要求3所述的M路高速緩存存儲器，其特征在于，所述替換策略電路包括與每路對應的減量比較器，其中每個對應的減量比較器用于響應于高速緩存存儲器命中的發生，使得對應的計數器減少所述預定數量的高速緩存存儲器命中條件中對應路已經歷的命中數量的計數，以使所述對應路已經歷的命中不再被包含在所述預定數量的高速緩存存儲器命中條件中。

6.根據權利要求1所述的M路高速緩存存儲器，其特征在于，所述替換策略電路用于存儲數據，所述數據確認已經歷了每個所述預定數量的高速緩存存儲器命中條件中的命中的路。

7.根據權利要求6所述的M路高速緩存存儲器，其特征在于，所述替換策略電路包括用于存儲數據的先進先出隊列FIFO電路，所述數據確認已經歷了每個所述預定數量的高速緩存存儲器命中條件中的命中的路。

8.根據權利要求1所述的M路高速緩存存儲器，其特征在于，所述替換策略電路包括最小計數電路，所述最小計數電路用于通過比較所述預定數量的高速緩存存儲器命中條件中每路已經歷的命中數量與所述預定數量的高速緩存存儲器命中條件中每個其他路已經歷的命中數量中的一個或多個，來將一路確定為經歷了所述預定數量的高速緩存存儲器命中條件中最少數量的命中。

9.根據權利要求1所述的M路高速緩存存儲器，其特征在于，所述高速緩存存儲器未命中條件是響應于包括標簽部分和索引部分的CPU地址而發生的，并且其中存儲在所述RAM中與CPU地址對應的位置處的所述指令數據沒有被存儲在任何路中，并且其中所述控制器還用于使從所述RAM中檢索到的所述指令數據被寫入所述替換策略電路確認的路的指令存儲器部分中由所述索引部分確認的存儲器位置處。

10.根據權利要求9所述的M路高速緩存存儲器，其特征在于，每路還包括標簽存儲器部分，其中所述標簽存儲器部分包括用于存儲標簽數據的多個標簽存儲器位置，其中所述控制器還用于使所述CPU地址的所述標簽部分被寫入所述替換策略電路確認的路的指令存儲器部分中由所述索引部分確認的存儲器位置處。