[發(fā)明專利]同步方法及仿真器

有效

• 申請?zhí)枺?/td>: 202110995728.2
• 申請日: 2021-08-27
• 公開（公告）號: CN113946937B
• 公開（公告）日: 2023-01-10
• 發(fā)明（設(shè)計）人: 徐欣;陳蘭兵
• 申請（專利權(quán)）人: 芯華章科技股份有限公司
• 主分類號: G06F30/20
• 分類號: G06F30/20
• 代理公司: 北京風(fēng)雅頌專利代理有限公司 11403
• 代理人: 李莎

本申請?zhí)峁┮环N用于同步邏輯系統(tǒng)設(shè)計的第一模塊與第二模塊的方法和仿真器。其中，所述第一模塊和第二模塊根據(jù)系統(tǒng)時鐘運行，所述第一模塊包括多個子模塊。該方法包括：確定所述多個子模塊中的目標(biāo)子模塊是否產(chǎn)生事件指示；響應(yīng)于確定所述目標(biāo)子模塊產(chǎn)生所述事件指示，將所述系統(tǒng)時鐘的運行周期從第一時鐘周期切換為第二時鐘周期，其中，所述第一時鐘周期小于所述第二時鐘周期；以及基于所述第二時鐘周期運行所述目標(biāo)子模塊。

技術(shù)領(lǐng)域

本申請涉及電路技術(shù)領(lǐng)域，尤其涉及一種同步方法及仿真器。

背景技術(shù)

仿真器(Emulator)可以仿真并且調(diào)試一個包括一個或多個模塊的邏輯系統(tǒng)設(shè)計。邏輯系統(tǒng)設(shè)計可以是，例如，用于供專門應(yīng)用的集成電路(Application SpecificIntegrated Circuit，簡稱ASIC)或者片上系統(tǒng)芯片(System-On-Chip，簡稱SOC)的設(shè)計。因此，在仿真器中被測試的邏輯系統(tǒng)設(shè)計又可以稱為被測試設(shè)計(Design Under Test，簡稱DUT)。仿真器可以通過一個或多個可配置組件(例如，現(xiàn)場可編程邏輯門陣列(FieldProgrammable Gate Array，簡稱FPGA))來仿真該DUT，包括執(zhí)行該DUT的各種操作，從而在制造之前就測試并驗證DUT的各個模塊的功能。

由于邏輯系統(tǒng)設(shè)計規(guī)模的變大，通常一個設(shè)計的仿真就需要引入多個可配置組件。而當(dāng)需要在多個可配置組件上進行仿真時，如何保持可配置組件之間的通信同步是需要解決的問題。

發(fā)明內(nèi)容

本申請?zhí)岢隽艘环N同步方法及仿真器。

本申請第一方面，提供了一種用于同步邏輯系統(tǒng)設(shè)計的第一模塊與第二模塊的方法，其中，所述第一模塊和第二模塊根據(jù)系統(tǒng)時鐘運行，所述第一模塊包括多個子模塊，所述方法包括：

確定所述多個子模塊中的目標(biāo)子模塊是否產(chǎn)生事件指示；

響應(yīng)于確定所述目標(biāo)子模塊產(chǎn)生所述事件指示，將所述系統(tǒng)時鐘的運行周期從第一時鐘周期切換為第二時鐘周期，其中，所述第一時鐘周期小于所述第二時鐘周期；以及

基于所述第二時鐘周期運行所述目標(biāo)子模塊。

本申請第二方面，提供了一種用于同步邏輯系統(tǒng)設(shè)計的第一模塊與第二模塊的仿真器，包括：

接口單元，用于連接到主機；

存儲器，用于存儲一組指令；以及

至少一個處理器，配置為執(zhí)行該組指令以進行如權(quán)利要求1至9任意一項所述的方法。

本申請?zhí)峁┑耐椒椒胺抡嫫鳎?dāng)檢測到新事件時將系統(tǒng)時鐘的周期加長，而在沒有檢測到新事件時以周期較短的系統(tǒng)時鐘運行，從而能夠較好地提升仿真速度，提高仿真效率。

附圖說明

為了更清楚地說明本申請或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1示出了根據(jù)本申請實施例的一個示例性仿真系統(tǒng)的結(jié)構(gòu)示意圖。

圖2A示出了根據(jù)本申請實施例的一個仿真器的示意圖。

圖2B示出了根據(jù)本申請實施例的驗證板在數(shù)據(jù)傳輸過程中所產(chǎn)生的延遲的示意圖。

圖3示出了本申請實施例所提供的示例性仿真器的示意圖。

圖4A示出了根據(jù)本申請實施例的示例性邏輯系統(tǒng)設(shè)計的示意圖。

圖4B示出了根據(jù)本申請實施例的設(shè)計的子模塊的延遲的示意圖。

圖5A示出了根據(jù)本申請實施例的示例性系統(tǒng)時鐘的示意圖。