[發明專利]一種LOC和VDB共用的數控自動增益環路及方法

在審

• 申請號: 202110995592.5
• 申請日: 2021-08-27
• 公開（公告）號: CN113708736A
• 公開（公告）日: 2021-11-26
• 發明（設計）人: 王文濤;白辰睿;孫佳宇;張海波;張子武
• 申請（專利權）人: 北京安達維爾科技股份有限公司
• 主分類號: H03G3/30
• 分類號: H03G3/30;G08G5/02
• 代理公司: 北京市盛峰律師事務所 11337
• 代理人: 席小東

1.一種LOC和VDB共用的數控自動增益環路，其特征在于，包括：頻率綜合器產生本振信號模塊、射頻前端模塊、中頻信號處理模塊、VGA自動增益模塊與FPGA處理模塊；

所述射頻前端模塊的混合射頻信號輸出端，以及所述頻率綜合器產生本振信號模塊的LOC/VDB本振信號輸出端，均連接到所述中頻信號處理模塊的輸入端；所述中頻信號處理模塊的輸出端，連接到所述VGA自動增益模塊的輸入端；所述VGA自動增益模塊的輸出端，連接到所述FPGA處理模塊的輸入端；

所述FPGA處理模塊的控制端，分別與所述頻率綜合器產生本振信號模塊、所述射頻前端模塊和所述VGA自動增益模塊的控制端連接。

2.根據權利要求1所述的LOC和VDB共用的數控自動增益環路，其特征在于，所述頻率綜合器產生本振信號模塊，包括頻率綜合器U7、100M晶振Y1、濾波器F5和放大器U8；

所述頻率綜合器U7、所述濾波器F5和所述放大器U8串聯連接；所述100M晶振Y1與所述頻率綜合器U7的工作時鐘信號輸入端連接。

3.根據權利要求2所述的LOC和VDB共用的數控自動增益環路，其特征在于，所述射頻前端模塊包括LOC/VDB天線、濾波器F1、耦合器U1、濾波器F2、衰減器U2、放大器U3和混頻器U4；

所述頻率綜合器產生本振信號模塊的放大器U8的輸出端，連接到所述混頻器U4的第一輸入端；

所述LOC/VDB天線、所述濾波器F1、所述耦合器U1、所述濾波器F2、所述衰減器U2和所述放大器U3串聯連接后，其輸出端連接到所述混頻器U4的第二輸入端。

4.根據權利要求3所述的LOC和VDB共用的數控自動增益環路，其特征在于，所述中頻信號處理模塊包括濾波器F3、放大器U5和濾波器F4；

所述混頻器U4的輸出端，連接到所述濾波器F3的輸入端；所述濾波器F3的輸出端，連接到所述放大器U5的輸入端；所述放大器U5的輸出端，連接到所述濾波器F4的輸入端。

5.根據權利要求4所述的LOC和VDB共用的數控自動增益環路，其特征在于，所述VGA自動增益模塊包括VGA放大器U6、RC電路、模數轉換器U9、數模轉換器U10；

所述FPGA處理模塊包括FPGAU11；

所述濾波器F4的輸出端，連接到所述VGA放大器U6的第一輸入端；所述FPGAU11的增益反饋數字信號，經過所述數模轉換器U10和所述RC電路后，連接到所述VGA放大器U6的第二輸入端；

所述VGA放大器U6的輸出端，經過所述模數轉換器U9后，連接到所述FPGAU11的輸入端。

6.一種權利要求1-5任一項所述的LOC和VDB共用的數控自動增益環路的方法，其特征在于，包括以下步驟：

步驟1，LOC/VDB本振信號輸出過程：

100M晶振Y1為頻率綜合器U7提供穩定的工作時鐘信號；

FPGAU11輸出控制信號進入到頻率綜合器U7，作為頻率綜合器U7的工作使能開關信號；

FPGAU11輸出頻率反饋信號，作為頻率綜合器U7的LOC/VDB自動頻率控制信號；

頻率綜合器U7根據FPGAU11輸出的頻率反饋信號，調整本振輸出頻率，輸出LOC/VDB中頻本振信號，LOC/VDB中頻本振信號經過濾波器F5和放大器U8，進行濾波與放大處理，得到目標中頻的LOC/VDB本振信號；其中，頻率綜合器U7根據時分復用指令，切換輸出LOC本振信號或VDB本振信號；

步驟2，LOC和VDB射頻混合信號輸出過程：

LOC/VDB天線接收多個射頻信號混合形成的射頻混合信號，通過濾波器F1濾除干擾信號，隨后進入耦合器U1，然后進入濾波器F2，濾波器F2濾除其他頻段信號，僅保留LOC和VDB射頻信號，得到LOC和VDB射頻混合信號；

LOC和VDB射頻混合信號，進入衰減器U2，衰減器U2產生衰減器控制信號，對LOC和VDB射頻混合信號進行處理；其中：衰減器控制信號為FPGAU11根據采集到的中頻信號功率大小反饋出衰減大小控制信號；

經過衰減器U2處理后的LOC和VDB射頻混合信號，通過放大器U3進行射頻信號放大處理，得到放大后的LOC和VDB的射頻混合信號，然后進入混頻器U4；

混頻器U4輸入兩路信號，分別為：LOC和VDB的射頻混合信號，以及頻率綜合器產生本振信號模塊產生的LOC本振信號或VDB本振信號，表示為：LOC/VDB本振信號，經混頻器U4的作用，輸出LOC/VDB中頻信號；

步驟3，中頻信號處理過程：

混頻器U4輸出的LOC/VDB中頻信號，經過濾波器F3、放大器U5、濾波器F4進行濾波與信號放大，進一步提升信號質量，輸出某個功率值中頻信號；

步驟4，自動增益控制過程：

中頻信號處理過程輸出的中頻信號，首先經過VGA放大器U6進行增益放大，增益放大后輸入模數轉換器U9進行模擬數字信號轉換，得到的數字信號輸入到FPGA處理模塊，同時，數模轉換器U10將FPGA處理模塊輸出的增益反饋數字信號轉換成模擬信號，經過RC電路濾除時鐘和雜波后，輸出壓控電壓作為VGA放大器U6的增益值；

其中：FPGA處理模塊的信號處理過程為：

FPGA處理模塊對VGA自動增益模塊的模數轉換器U9輸出的數字信號進行平方律檢波和積分累加，得到當前輸出信號功率值；然后，將當前輸出信號功率值輸入比較器，比較器將當前輸出信號功率值與參考值C進行比較，得到當前輸出信號功率值與參考值C的差值，即：功率誤差Pe；將功率誤差Pe乘以放大倍數A后，再進行限值后，通過IIR濾波器實現環路濾波；

環路濾波后信號，輸入數模轉換器U10進行轉換，再經過RC電路濾除時鐘和雜波后，輸出壓控電壓作為VGA放大器U6的增益值，由此形成一個環路，進行重復反饋迭代，隨著重復反饋迭代過程，功率誤差Pe趨近于恒定值，表示環路收斂。