[發明專利]三維存儲器及其制備方法

在審

• 申請號: 202110986441.3
• 申請日: 2021-08-26
• 公開（公告）號: CN113707664A
• 公開（公告）日: 2021-11-26
• 發明（設計）人: 張坤;周文犀;王迪;薛磊
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11573;H01L27/11582
• 代理公司: 北京英思普睿知識產權代理有限公司 16018
• 代理人: 劉瑩;聶國斌

本申請提供三維存儲器及制備方法。制備方法包括：在襯底上限定的第一區域內形成外圍高壓電路，采用第一填充層覆蓋第一區域；在襯底除第一區域之外的部分上形成疊層結構，疊層結構包括交替疊置的柵極犧牲層和絕緣層；保留疊層結構位于邊界區的一部分以形成隔離結構，邊界區與第一區域相鄰；去除疊層結構除位于界區之外的部分的柵極犧牲層以形成犧牲間隙，并在犧牲間隙內填充導電材料以形成存儲器的柵極層。通過上述方法，將外圍高壓電路與存儲陣列形成在同一襯底的同一平面上，并在兩者之間設置隔離結構，可相對減小外圍芯片的尺寸，提高存儲密度和可集成性，并避免存儲陣列制備過程中產生或使用到的等離子體等擴散到外圍高壓電路中。

技術領域

本申請涉及半導體設計及制造領域，更具體地，涉及一種三維存儲器(3D NAND)的結構及其制備方法。

背景技術

三維存儲器包括存儲陣列和用于控制信號進出存儲陣列的外圍電路。外圍電路可包括高壓電路、低壓電路以及超低壓電路等。

在傳統的三維存儲器制備工藝中，外圍芯片的尺寸會因為其上的高壓電路的尺寸而無法進一步縮小。因而，不利于提高三維存儲器的存儲密度和可集成性。

具體地，以外圍高壓電路中的高電壓NMOS器件為例，由于在單元編程操作期間，傳輸晶體管需要在29V的柵極電壓處傳輸源極區或漏極區的25V的高電壓，因此字線解碼傳輸晶體管電路中相鄰的高電壓NMOS器件之間的電壓差大約是25V。在傳統的三維存儲器制備工藝中，通常在高電壓NMOS器件之間字線方向上形成p型場注入物以抑制穿通，同時在高電壓NMOS器件之間位線方向上形成p+抽頭以抑制閂鎖效應。然而，這會使高電壓NMOS器件之間的間距不能繼續縮小，從而導致外圍電路芯片不能進一步縮小尺寸。

發明內容

本申請提供了一種可至少部分解決相關技術中存在的上述問題的三維存儲器及其制備方法。

本申請一方面提供了一種制備三維存儲器的方法，所述方法包括：在襯底上限定的第一區域內形成外圍高壓電路，并采用第一填充層覆蓋所述第一區域；在所述襯底的、除所述第一區域之外的部分上形成疊層結構，其中所述疊層結構包括交替疊置的柵極犧牲層和絕緣層；保留所述疊層結構位于邊界區的一部分以形成隔離結構，其中所述邊界區與所述第一區域相鄰；去除所述疊層結構的、除位于邊界區之外部分的柵極犧牲層以形成犧牲間隙，并在所述犧牲間隙內填充導電材料以形成所述存儲器的柵極層。

在本申請一個實施方式中，形成所述襯底包括：將第一襯底的表面與絕緣體上硅中單晶硅層的表面結合；以及去除所述絕緣體上硅的基體，以形成包括所述單晶硅層和所述第一襯底的所述襯底。

在本申請一個實施方式中，保留所述疊層結構位于邊界區的一部分以形成隔離結構，其中所述邊界區與所述第一區域相鄰包括：在所述邊界區去除部分所述疊層結構，以使所述疊層結構位于所述邊界區的部分的表面與所述第一填充層的表面齊平；繼續在所述邊界區去除部分所述疊層結構，至暴露出最靠近所述襯底的所述絕緣層，以使所述疊層結構在第一方向分割成兩個部分，其中所述疊層結構的第一部分靠近所述第一填充層；在所述疊層結構的第二部分中形成臺階結構；以及形成第二填充層以覆蓋所述第一部分和暴露的所述絕緣層，從而形成隔離結構。

在本申請一個實施方式中，在襯底上限定的第一區域內形成外圍高壓電路，并采用第一填充層覆蓋所述第一區域包括：在所述第一區域中形成所述外圍高壓電路的淺溝槽隔離結構，其中所述淺溝槽隔離結構貫穿所述單晶硅層并延伸至所述第一襯底中；在所述淺溝槽隔離結構之間的區域中形成所述外圍高壓電路的柵極結構；在所述單晶硅層的、位于所述柵極結構的兩側的部分中分別形成源區、漏區和偏置區；以及采用所述第一填充層覆蓋所述第一區域。

在本申請一個實施方式中，其中所述疊層結構中形成有溝道結構、柵極間隙結構和臺階結構，通過形成所述溝道結構、所述柵極間隙結構和所述臺階結構過程中所產生的熱量對位于所述源區、所述漏區和所述偏置區內的導電雜質進行退火。