[發(fā)明專利]一種擬態(tài)工業(yè)控制器主控之間的大數(shù)據(jù)量數(shù)據(jù)同步方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202110985327.9
• 申請(qǐng)日: 2021-08-26
• 公開(kāi)（公告）號(hào): CN113433919B
• 公開(kāi)（公告）日: 2021-11-30
• 發(fā)明（設(shè)計(jì)）人: 劉星宇;張奕;楊汶佼;張興明
• 申請(qǐng)（專利權(quán)）人: 之江實(shí)驗(yàn)室
• 主分類號(hào): G06F13/00
• 分類號(hào): G06F13/00
• 代理公司: 北京志霖恒遠(yuǎn)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11435
• 代理人: 奚麗萍

1.一種擬態(tài)工業(yè)控制器主控之間的大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：包括以下步驟：

S1：裁決FPGA向主控發(fā)送控制周期開(kāi)始信號(hào)并檢測(cè)同時(shí)開(kāi)始工作的主控的數(shù)量；

S2：當(dāng)檢測(cè)到同時(shí)存在的主控?cái)?shù)量不少于三個(gè)時(shí)，則包括如下子步驟：

S21：裁決FPGA隨機(jī)選擇三個(gè)主控作為有效主控，并同時(shí)向所有主控發(fā)送同步開(kāi)始信號(hào)；

S22：主控接收到同步信號(hào)后，計(jì)算當(dāng)前同步數(shù)據(jù)所需分包數(shù)量N并向裁決FPGA發(fā)送總體同步數(shù)據(jù)包通知報(bào)文，裁決FPGA收到該報(bào)文后將信息緩存下來(lái)，同時(shí)向所有主控發(fā)送第1包分包同步信號(hào)；

S23：主控收到第1包分包同步信號(hào)后，開(kāi)始向裁決FPGA發(fā)送第1包同步數(shù)據(jù)，裁決FPGA只接收步驟S21隨機(jī)選擇的三個(gè)有效主控發(fā)送過(guò)來(lái)的同步數(shù)據(jù)，開(kāi)始進(jìn)行擇多裁決比較，并將三個(gè)有效主控對(duì)應(yīng)的裁決比較結(jié)果、、緩存下來(lái)；

S24：主控按照所述步驟S23分別發(fā)送剩余第2包到第N包的同步數(shù)據(jù)，當(dāng)所有的同步數(shù)據(jù)裁決完成后，將三個(gè)有效主控對(duì)應(yīng)的每包裁決結(jié)果累加得到最終裁決結(jié)果，并根據(jù)擇多裁決選出可信的有效主控；

S25：裁決FPGA向選出的可信有效主控發(fā)送整包同步信號(hào)，可信有效主控收到后向裁決FPGA發(fā)送整包同步數(shù)據(jù)，裁決FPGA接收到數(shù)據(jù)的同時(shí)向所有主控轉(zhuǎn)發(fā)同步數(shù)據(jù)；

S26：同步數(shù)據(jù)轉(zhuǎn)發(fā)完成之后等待控制周期結(jié)束，從所述步驟S1開(kāi)始下一個(gè)控制周期的數(shù)據(jù)同步；

S3：當(dāng)檢測(cè)到只有兩個(gè)主控同時(shí)工作時(shí)，裁決FPGA隨機(jī)發(fā)送選擇一個(gè)主控作為可信主控并向其發(fā)送整包同步信號(hào)，該主控收到整包同步信號(hào)后將整包同步數(shù)據(jù)發(fā)送給裁決FPGA，裁決FPGA收到同步數(shù)據(jù)后直接將數(shù)據(jù)轉(zhuǎn)發(fā)給另一個(gè)主控，等待控制周期結(jié)束，從所述步驟S1開(kāi)始下一個(gè)控制周期的數(shù)據(jù)同步；

S4：當(dāng)檢測(cè)到只有一個(gè)主控在工作時(shí)，裁決FPGA不進(jìn)行數(shù)據(jù)同步，直接等待控制周期結(jié)束，從所述步驟S1開(kāi)始下一個(gè)控制周期的數(shù)據(jù)同步。

2.如權(quán)利要求1所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S22的總體同步數(shù)據(jù)包通知報(bào)文包含數(shù)據(jù)包總數(shù)據(jù)量和共分多少包的信息，其中同步數(shù)據(jù)包的分包數(shù)量N的計(jì)算公式為且計(jì)算結(jié)果向上取整，其中為總的同步數(shù)據(jù)量，單位為字節(jié)；W為裁決FPGA中為單個(gè)主控同步數(shù)據(jù)預(yù)留的緩存大小，單位為字節(jié)。

3.如權(quán)利要求2所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S22中裁決FPGA向所有主控發(fā)送第1包分包同步信號(hào)時(shí)，初始值為0的同步數(shù)據(jù)包數(shù)Cnt自加1，同步數(shù)據(jù)超時(shí)計(jì)時(shí)Ti從零開(kāi)始計(jì)時(shí)，超時(shí)閾值為Tr，其中超時(shí)閾值Tr是與控制周期T以及同步數(shù)據(jù)分包數(shù)N有關(guān)，具體關(guān)系為Tr=T/N。

4.如權(quán)利要求3所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S23中裁決FPGA只接收步驟S21隨機(jī)選擇的三個(gè)有效主控的數(shù)據(jù)，其他主控的數(shù)據(jù)直接丟棄，另外在所述步驟S23中裁決FPGA接收最先收到的兩個(gè)有效主控的同步數(shù)據(jù)，并對(duì)其進(jìn)行緩存，當(dāng)在同步數(shù)據(jù)超時(shí)計(jì)時(shí)Ti小于超時(shí)閾值Tr情況下，接收到第三個(gè)有效主控的同步數(shù)據(jù)才是有效，不對(duì)該主控同步數(shù)據(jù)進(jìn)行緩存，并立即與緩存中的兩個(gè)有效主控同步數(shù)據(jù)進(jìn)行裁決比較，當(dāng)在同步數(shù)據(jù)超時(shí)計(jì)時(shí)Ti大于超時(shí)閾值Tr時(shí)，本包數(shù)據(jù)作廢，不參與裁決，并且裁決結(jié)果不變。

5.如權(quán)利要求4所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S23中，當(dāng)裁決FPGA接收到第三個(gè)有效主控的同步數(shù)據(jù)時(shí)，立刻向所有主控同時(shí)發(fā)送第2包分包同步信號(hào)，同時(shí)同步數(shù)據(jù)超時(shí)計(jì)時(shí)Ti清零并重新開(kāi)始計(jì)時(shí)。

6.如權(quán)利要求1所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S24中，裁決FPGA對(duì)每包三個(gè)有效主控同步數(shù)據(jù)進(jìn)行裁決得到的裁決結(jié)果分別是，再將三個(gè)有效主控對(duì)應(yīng)的每包裁決結(jié)果累加得到最終裁決結(jié)果為，選擇這三個(gè)累加結(jié)果中最小的對(duì)應(yīng)的有效主控作為可信有效主控。

7.如權(quán)利要求3所述的一種擬態(tài)工業(yè)控制器主控之間大數(shù)據(jù)量數(shù)據(jù)同步方法，其特征在于：所述步驟S25中，裁決FPGA只向所述步驟S24得到的可信有效主控發(fā)送整包同步信號(hào)，同步數(shù)據(jù)包數(shù)Cnt、同步數(shù)據(jù)超時(shí)計(jì)時(shí)Ti以及裁決結(jié)果緩存清零，裁決FPGA在接收同步數(shù)據(jù)時(shí)就開(kāi)始同時(shí)向所有主控轉(zhuǎn)發(fā)同步數(shù)據(jù)，中間不對(duì)整包同步數(shù)據(jù)進(jìn)行緩存。