[發明專利]一種鎖存器及奇數分頻電路

有效

• 申請號: 202110985171.4
• 申請日: 2021-08-26
• 公開（公告）號: CN113437961B
• 公開（公告）日: 2021-12-07
• 發明（設計）人: 李大鵬
• 申請（專利權）人: 成都愛旗科技有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K5/12;H03K23/70
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 夏萌;王勝利

本發明公開一種鎖存器及奇數分頻電路，涉及半導體器件技術領域，用于降低鎖存器的噪聲，并實現占空比為50%的奇數分頻。鎖存器包括：再生電路、第一動態鎖存電路及第二動態鎖存電路。第一動態鎖存電路包括第一T型電感、第一鎖存單元及第二鎖存單元，第一T型電感的第一端與第一鎖存單元電連接，第二端與第二鎖存單元電連接，第三端與再生電路的第一輸入端電連接。第二動態鎖存電路包括第二T型電感、第三鎖存單元及第四鎖存單元，第二T型電感的第一端與第三鎖存單元電連接，第二端與第四鎖存單元電連接，第三端與再生電路的第二輸入端電連接。奇數分頻電路包括上述技術方案所提的鎖存器。

技術領域

本發明涉及半導體器件技術領域，尤其涉及一種鎖存器及奇數分頻電路。

背景技術

分頻電路不僅可以構成鎖相環的反饋回路，還可以應用在本振信號的產生中。分頻電路的功能是將振蕩器輸出的高頻信號，按照特定的分頻比，轉化為低頻信號。分頻電路的輸入端是鎖相環中工作頻率最高的電路，也是功耗最大的子電路。分頻電路包括偶數分頻電路及奇數分頻電路。現有技術中的奇數分頻電路由鎖存器及相應的外設電路組成，這就導致了奇數分頻電路的電路結構較為復雜，占空比難以控制，且噪聲性能較差。

構成分頻器的基本單元一般為鎖存器。其可以在特定輸入脈沖電平作用下改變狀態。鎖存器的最主要作用是緩存，也可以應用于分頻器中實現分頻功能。現有的鎖存器在高頻時，由于寄生電容的影響，會導致較低的信號帶寬和較緩的上升下降沿，惡化高頻時的分頻器底噪。

發明內容

本發明的目的在于提供一種鎖存器及奇數分頻電路，用于降低鎖存器的噪聲，并實現占空比為50%的奇數分頻。

為了實現上述目的，本發明提供如下技術方案：

第一方面，本發明提供了一種鎖存器，包括：再生電路、第一動態鎖存電路及第二動態鎖存電路。其中，第一動態鎖存電路包括第一T型電感、第一鎖存單元及第二鎖存單元，第一T型電感的第一端與第一鎖存單元電連接，第二端與第二鎖存單元電連接，第三端與再生電路的第一輸入端電連接，用于向再生電路提供第一輸入信號。第二動態鎖存電路包括第二T型電感、第三鎖存單元及第四鎖存單元，第二T型電感的第一端與第三鎖存單元電連接，第二端與第四鎖存單元電連接，第三端與再生電路的第二輸入端電連接，用于向再生電路提供第二輸入信號。第一輸入信號與第二輸入信號為差分信號。再生電路用于對第一輸入信號和第二輸入信號進行放大和存儲。

與現有技術相比，本發明提供的鎖存器中，第一動態鎖存電路中設有與再生電路電連接的第一T型電感，第二動態鎖存電路中設有與再生電路電連接的第二T型電感。第一T型電感及第二T型電感可以有效提高帶寬，即可以實現第一輸入信號和第二輸入信號更加陡的上升沿及下降沿，從而得到更好的噪聲性能。因此，使用本發明提供的鎖存器，可以實現較低噪聲的奇數分頻電路。

在一種可能實現的方式中，上述第一鎖存單元的第一端與接地端電連接，第一鎖存單元的第一控制端與第一時鐘信號輸入端電連接，第一鎖存單元的第二控制端與第一數據信號輸入端電連接，第一鎖存單元的第二端與第一T型電感的第一端電連接。上述第二鎖存單元的第一端與電源端電連接，第二鎖存單元的第一控制端與第一時鐘信號輸入端電連接，第二鎖存單元的第二控制端與第一數據信號輸入端電連接，第一鎖存單元的第二端與第一T型電感的第二端電連接。上述第三鎖存單元的第一端與接地端電連接，第三鎖存單元的第一控制端與第二時鐘信號輸入端電連接，第三鎖存單元的第二控制端與第二數據信號輸入端電連接，第三鎖存單元的第二端與第二T型電感的第一端電連接。上述第四鎖存單元的第一端與電源端電連接，第四鎖存單元的第一控制端與第二時鐘信號輸入端電連接，第四鎖存單元的第二控制端與第二數據信號輸入端電連接，第四鎖存單元的第二端與第二T型電感的第二端電連接。

在一種可能實現的方式中，上述第一時鐘信號與第二時鐘信號為差分信號。第一數據信號與第二數據信號為差分信號。