[發明專利]模塊驗證方法、UVM驗證平臺、電子設備及存儲介質

有效

• 申請號: 202110985008.8
• 申請日: 2021-08-26
• 公開（公告）號: CN113434355B
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 王瑩
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F11/26
• 分類號: G06F11/26
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 楊威

本申請公開了一種模塊驗證方法、UVM驗證平臺、電子設備及存儲介質，上述方法包括：確定待驗模塊對應的transaction類，在回調函數中實例化第一接口；通過總線協議向待驗模塊發送輸入數據，按照輸入數據的地址將所有輸入數據依次添加至第一接口的數組中；在monitor模塊中實例化第二接口，并按照輸出數據的地址將所有輸出數據依次添加至第二接口的數組中；對第一接口的數組和第二接口的數組中相同地址的數據進行對比，根據對比結果輸出待驗模塊的驗證結果。本申請能夠避免總線亂序傳輸對模塊驗證結果的影響，提高UVM驗證平臺的可靠性。本申請還公開了一種UVM驗證平臺、一種電子設備及一種存儲介質，具有以上有益效果。

技術領域

本申請涉及計算機技術領域，特別涉及一種模塊驗證方法、UVM驗證平臺、電子設備及存儲介質。

背景技術

通用驗證方法學（Universal Verification Methodology，UVM）是一個以SystemVerilog類庫為主體的驗證平臺開發框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環境。

傳統的UVM驗證平臺中的記分板是將參考模型和待驗模塊(Device Under Test，DUT)的結果打包通過UVM提供的tlm（事務級建模）級通信傳送到記分板進行順序的、逐一比對，如果比對結果有不一致，則表示運算錯誤。在實際應用中，多數總線支持亂序傳輸，即待驗模塊輸出的實際待驗證結果并不是和發送的數據同步的，可能會出現早發送的數據，輸出結果后到情況的，如果還按照順序逐一對比的方式對比，就可能出現錯誤的驗證結果。

因此，如何避免總線亂序傳輸對模塊驗證結果的影響，提高UVM驗證平臺的可靠性是本領域技術人員目前需要解決的技術問題。

發明內容

本申請的目的是提供一種模塊驗證方法、一種UVM驗證平臺、一種電子設備及一種存儲介質，能夠避免總線亂序傳輸對模塊驗證結果的影響，提高UVM驗證平臺的可靠性。

為解決上述技術問題，本申請提供一種模塊驗證方法，應用于UVM驗證平臺，該模塊驗證方法包括：

確定待驗模塊對應的transaction類，并在所述transaction類的回調函數中實例化第一接口；

通過總線協議向所述待驗模塊發送輸入數據，并按照所述輸入數據的地址將所有所述輸入數據依次添加至所述第一接口的數組中；

在所述UVM驗證平臺的monitor模塊中實例化第二接口，并按照輸出數據的地址將所有所述輸出數據依次添加至所述第二接口的數組中；其中，所述輸出數據為所述待驗模塊對所述輸入數據的處理結果；

對所述第一接口的數組和所述第二接口的數組中相同地址的數據進行對比，并根據對比結果輸出所述待驗模塊的驗證結果。

可選的，在確定待驗模塊對應的transaction類之前，還包括：

聲明預設類型的接口；其中，所述預設類型的接口中包括logic類型的數組；

相應的，所述第一接口和所述第二接口均為所述預設類型的接口。

可選的，對所述第一接口的數組和所述第二接口的數組中相同地址的數據進行對比，包括：

將所述第一接口的數組中的輸入數據和所述第二接口的數組中的輸出數據發送至所述UVM驗證平臺的計分板；

利用所述計分板對相同地址的輸入數據和輸出數據進行對比。

可選的，按照所述輸入數據的地址將所有所述輸入數據依次添加至所述第一接口的數組中，包括：

使用寄信的方式按照所述輸入數據的地址將所有所述輸入數據依次添加至所述第一接口的數組中；