[發明專利]存儲裝置和數據讀取方法

有效

• 申請號: 202110971710.9
• 申請日: 2021-08-24
• 公開（公告）號: CN113420267B
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 丁仲;張薇;張崇茜
• 申請（專利權）人: 北京芯愿景軟件技術股份有限公司
• 主分類號: G06F21/12
• 分類號: G06F21/12;G06F21/60;G06F21/72
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 趙秀芹

1.一種存儲裝置，其特征在于，包括加解密模塊和存儲核；所述存儲核中存儲有加密數據；

所述加解密模塊，包括至少兩種加解密單元；

所述加解密單元，所述加解密單元的輸入端與所述存儲核的數據輸出端連接，用于將從所述存儲核的數據輸出端獲取的對應加密數據進行處理，得到原始數據并輸出；每種所述加解密單元的加解密方式不一致；

所述加解密單元包括電路元件，各種所述加解密單元內電路元件種類以及數量相同，所述電路元件之間的連接關系不同。

2.根據權利要求1所述的存儲裝置，其特征在于，同種類電路元件在每種所述加解密單元對應的集成電路版圖中的位置對應一致；在每種所述加解密單元對應的所述集成電路版圖中，各電路元件所在金屬層之間的接觸孔位置不一致。

3.根據權利要求1或2所述的存儲裝置，其特征在于，所述加解密單元包括第一加解密單元和第二加解密單元；所述第一加解密單元包括第一加解密子單元，所述第二加解密單元包括第二加解密子單元；

所述第一加解密子單元包括第一邏輯電路和與所述第一邏輯電路連接的第二邏輯電路；所述第一邏輯電路和所述第二邏輯電路的公共端為所述第一加解密子單元的輸入端，所述第一邏輯電路和所述第二邏輯電路的公共端還作為所述第一加解密子單元的輸出端；

所述第二加解密子單元包括第三邏輯電路和與所述第三邏輯電路連接的第四邏輯電路；所述第三邏輯電路和所述第四邏輯電路的第一公共端為所述第二加解密子單元的輸入端，所述第三邏輯電路和所述第四邏輯電路的第二公共端為所述第二加解密子單元的輸出端。

4.根據權利要求3所述的存儲裝置，其特征在于，所述第一邏輯電路和所述第三邏輯電路的電路結構相同，所述第二邏輯電路和所述第四邏輯電路的電路結構相同。

5.根據權利要求3所述的存儲裝置，其特征在于，所述第一加解密單元還包括第一使能控制電路和第一數據輸出電路；

所述第一使能控制電路，所述第一使能控制電路的輸入端與所述第一加解密子單元的輸出端連接，所述第一使能控制電路包含第一使能端和第二使能端；用于接收經所述第一加解密子單元解密得到的第一數據，并根據所述第一使能端和第二使能端的信號狀態，控制所述第一數據輸出電路輸出；

所述第一數據輸出電路，所述第一數據輸出電路的輸入端與所述第一使能控制電路的輸出端連接，所述第一數據輸出電路的輸出端為所述第一加解密單元的輸出端；用于所述第一使能端有效時，輸出所述第一數據對應的第二數據；所述第一使能端無效時，輸出第三數據。

6.根據權利要求5所述的存儲裝置，其特征在于，所述第二加解密單元還包括第二使能控制電路和第二數據輸出電路；

所述第二使能控制電路，所述第二使能控制電路的輸入端與所述第二加解密子單元的輸出端連接，所述第二使能控制電路包含第三使能端和第四使能端；用于接收經所述第二加解密子單元解密得到的第四數據，并根據所述第三使能端和第四使能端的信號狀態，控制所述第二數據輸出電路輸出；

所述第二數據輸出電路，所述第二數據輸出電路的輸入端與所述第二使能控制電路的輸出端連接，所述第二數據輸出電路的輸出端為所述第二加解密單元的輸出端；用于所述第三使能端有效時，輸出所述第四數據對應的第五數據；所述第三使能端無效時，輸出第六數據；其中，所述第一數據與所述第四數據不同。

7.根據權利要求6所述的存儲裝置，其特征在于，所述第一使能端和所述第三使能端連接，所述第二使能端和所述第四使能端連接。

8.根據權利要求6所述的存儲裝置，其特征在于，所述第一使能控制電路，包括第一與非門和第一或非門；所述第一與非門的第一輸入端和所述第一或非門的第一輸入端與所述第一加解密子單元的輸出端連接；

所述第一與非門的第二輸入端與所述第一使能端連接，所述第一或非門的第二輸入端與所述第二使能端連接；

所述第一數據輸出電路的第一輸入端與所述第一與非門的輸出端連接，所述第一數據輸出電路的第二輸入端與所述第一或非門的輸出端連接。