[發(fā)明專利]一種實(shí)現(xiàn)配置碼流自動(dòng)檢糾錯(cuò)的FPGA

有效

• 申請(qǐng)?zhí)枺?/td>: 202110953108.2
• 申請(qǐng)日: 2021-08-19
• 公開（公告）號(hào): CN113655745B
• 公開（公告）日: 2023-04-07
• 發(fā)明（設(shè)計(jì)）人: 單悅爾;徐彥峰;莊雪亞;陳波寅
• 申請(qǐng)（專利權(quán)）人: 無錫中微億芯有限公司
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種實(shí)現(xiàn)配置碼流自動(dòng)檢糾錯(cuò)的FPGA，其特征在于，所述FPGA內(nèi)部包括用戶設(shè)計(jì)配置內(nèi)存以及自動(dòng)檢糾錯(cuò)電路，所述自動(dòng)檢糾錯(cuò)電路包括ECC編碼器、ECC校驗(yàn)糾錯(cuò)器、用戶設(shè)計(jì)校驗(yàn)內(nèi)存和檢糾錯(cuò)控制器；

所述用戶設(shè)計(jì)配置內(nèi)存至少包括N個(gè)用戶設(shè)計(jì)配置區(qū)塊，所述用戶設(shè)計(jì)校驗(yàn)內(nèi)存包括N個(gè)用戶設(shè)計(jì)校驗(yàn)區(qū)塊，用戶設(shè)計(jì)校驗(yàn)區(qū)塊與用戶設(shè)計(jì)配置區(qū)塊一一對(duì)應(yīng)；所述ECC編碼器的輸入端獲取配置碼流、輸出端分別連接用戶設(shè)計(jì)配置內(nèi)存和用戶設(shè)計(jì)校驗(yàn)內(nèi)存的寫入端，所述ECC校驗(yàn)糾錯(cuò)器的輸入端分別連接用戶設(shè)計(jì)配置內(nèi)存和用戶設(shè)計(jì)校驗(yàn)內(nèi)存的讀出端、輸出端分別連接用戶設(shè)計(jì)配置內(nèi)存和用戶設(shè)計(jì)校驗(yàn)內(nèi)存的寫入端；所述檢糾錯(cuò)控制器連接并控制ECC校驗(yàn)糾錯(cuò)器；

所述FPGA以配置鏈為單位寫入用戶設(shè)計(jì)對(duì)應(yīng)的配置碼流，每個(gè)用戶設(shè)計(jì)配置鏈包括所述配置碼流中連續(xù)的具有預(yù)定位數(shù)的配置位；所述ECC編碼器對(duì)寫入的用戶設(shè)計(jì)配置鏈進(jìn)行ECC編碼生成對(duì)應(yīng)的用戶設(shè)計(jì)校驗(yàn)碼，并將用戶設(shè)計(jì)配置鏈寫入一個(gè)用戶設(shè)計(jì)配置區(qū)塊中、對(duì)應(yīng)的用戶設(shè)計(jì)校驗(yàn)碼寫入對(duì)應(yīng)的一個(gè)用戶設(shè)計(jì)校驗(yàn)區(qū)塊中；

在所述FPGA正常運(yùn)行用戶設(shè)計(jì)過程中，所述檢糾錯(cuò)控制器控制所述ECC校驗(yàn)糾錯(cuò)器每隔預(yù)定時(shí)間遍歷所有用戶設(shè)計(jì)配置鏈進(jìn)行檢糾錯(cuò)，在遍歷每條用戶設(shè)計(jì)配置鏈時(shí)，從對(duì)應(yīng)的用戶設(shè)計(jì)配置區(qū)塊中讀取所述用戶設(shè)計(jì)配置鏈、從對(duì)應(yīng)的用戶設(shè)計(jì)校驗(yàn)區(qū)塊中讀取對(duì)應(yīng)的用戶設(shè)計(jì)校驗(yàn)碼進(jìn)行校驗(yàn)并在檢測到故障時(shí)糾錯(cuò)并覆蓋寫入；

其中，所述自動(dòng)檢糾錯(cuò)電路由所述FPGA內(nèi)的可編程邏輯資源實(shí)現(xiàn)，則所述FPGA寫入的配置碼流還包括自動(dòng)檢糾錯(cuò)電路對(duì)應(yīng)的配置碼流，所述自動(dòng)檢糾錯(cuò)電路對(duì)應(yīng)的配置碼流存儲(chǔ)在核心電路配置內(nèi)存中，所述FPGA寫入自動(dòng)檢糾錯(cuò)電路對(duì)應(yīng)的配置碼流后利用可編程邏輯資源實(shí)現(xiàn)所述自動(dòng)檢糾錯(cuò)電路；對(duì)所述自動(dòng)檢糾錯(cuò)電路的核心配置鏈同樣進(jìn)行檢糾錯(cuò)；

所述FPGA內(nèi)部形成多組自動(dòng)檢糾錯(cuò)電路，各個(gè)所述ECC校驗(yàn)糾錯(cuò)器的配置碼流以相同的核心配置鏈寫入，或者，存在至少兩個(gè)ECC校驗(yàn)糾錯(cuò)器的配置碼流以不同的核心配置鏈寫入；所述FPGA內(nèi)部包括至少三個(gè)所述ECC校驗(yàn)糾錯(cuò)器且還包括表決電路，各個(gè)ECC校驗(yàn)糾錯(cuò)器的輸出端通過所述表決電路連接所述的輸入端，所述表決電路根據(jù)至少三個(gè)ECC校驗(yàn)糾錯(cuò)器的檢糾錯(cuò)結(jié)果對(duì)用戶設(shè)計(jì)配置鏈進(jìn)行檢糾錯(cuò)；或者，核心電路配置內(nèi)存中的每個(gè)核心電路配置區(qū)塊對(duì)應(yīng)核心電路校驗(yàn)內(nèi)存的一個(gè)核心電路校驗(yàn)區(qū)塊，所述核心電路校驗(yàn)區(qū)塊中存儲(chǔ)所述核心電路配置區(qū)塊中的核心配置鏈的核心校驗(yàn)碼，每個(gè)ECC校驗(yàn)糾錯(cuò)器分別連接用戶設(shè)計(jì)配置內(nèi)存、用戶設(shè)計(jì)校驗(yàn)內(nèi)存、其他ECC校驗(yàn)糾錯(cuò)器的核心配置鏈所在的核心電路配置區(qū)塊及其對(duì)應(yīng)的核心電路校驗(yàn)區(qū)塊，各個(gè)ECC校驗(yàn)糾錯(cuò)器交替工作，所述檢糾錯(cuò)控制器每隔預(yù)定時(shí)間控制各個(gè)ECC校驗(yàn)糾錯(cuò)器交替工作，每個(gè)ECC校驗(yàn)糾錯(cuò)器在工作時(shí)遍歷所有用戶設(shè)計(jì)配置鏈以及其他ECC校驗(yàn)糾錯(cuò)器的核心配置鏈進(jìn)行檢糾錯(cuò)。

2.根據(jù)權(quán)利要求1所述的FPGA，其特征在于，所述檢糾錯(cuò)控制器與所述FPGA的內(nèi)建邊界掃描鏈相連，所述檢糾錯(cuò)控制器通過所述內(nèi)建邊界掃描鏈獲取所述FPGA的外部控制信號(hào)并控制所述ECC校驗(yàn)糾錯(cuò)器。

3.根據(jù)權(quán)利要求1所述的FPGA，其特征在于，

所述自動(dòng)檢糾錯(cuò)電路還包括定時(shí)器，所述檢糾錯(cuò)控制器根據(jù)所述定時(shí)器的延時(shí)時(shí)長控制ECC校驗(yàn)糾錯(cuò)器進(jìn)行檢糾錯(cuò)，所述定時(shí)器的輸入時(shí)鐘來自于FPGA外部或者來自于FPGA內(nèi)部。

4.根據(jù)權(quán)利要求3所述的FPGA，其特征在于，

所述定時(shí)器接收到即時(shí)使能信號(hào)時(shí)立即觸發(fā)所述檢糾錯(cuò)控制器控制ECC校驗(yàn)糾錯(cuò)器進(jìn)行檢糾錯(cuò)，所述即時(shí)使能信號(hào)來自于所述FPGA外部或者來自于FPGA內(nèi)部的用戶設(shè)計(jì)。

5.根據(jù)權(quán)利要求3所述的FPGA，其特征在于，

所述定時(shí)器的延時(shí)時(shí)長小于所述FPGA的設(shè)計(jì)指標(biāo)參數(shù)，所述設(shè)計(jì)指標(biāo)參數(shù)包括平均無故障工作時(shí)間MTBF和修復(fù)前平均時(shí)間MTTF中的至少一種。

6.根據(jù)權(quán)利要求3所述的FPGA，其特征在于，

所述定時(shí)器的輸入時(shí)鐘來自于FPGA內(nèi)部的環(huán)振器，且所述輸入時(shí)鐘的頻率可調(diào)。