[發明專利]一種時鐘輸入和輸出零延時電路、封裝芯片和電子設備

在審

• 申請號: 202110947206.5
• 申請日: 2021-08-18
• 公開（公告）號: CN113437953A
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 皮德義;鄭慧
• 申請（專利權）人: 合肥新港海岸科技有限公司
• 主分類號: H03K5/125
• 分類號: H03K5/125;H03K5/13
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 姚璐華

本發明提供一種時鐘輸入和輸出零延時電路、封裝芯片和電子設備，該電路包括：第一輸入緩沖器、鑒相器、調相器和輸出驅動器。首先輸入時鐘通過第一輸入緩沖器緩沖，然后通過鑒相器比較第一輸入緩沖器的輸出信號和與所述調相器的輸出信號相位相適配的時鐘信號的相位，得到表示兩者相位差的信號，再由調相器根據鑒相器的輸出信號調整本地時鐘的相位，最后通過輸出驅動器轉換調相器的輸出信號的電平并驅動到芯片外，得到與輸入時鐘對齊且具有期望電平的輸出時鐘。本申請公開的上述方案電路結構簡單，且在芯片內實現輸入時鐘和輸出時鐘的對齊，做到了時鐘信號零延時。

技術領域

本發明涉及電子電路技術領域，具體涉及一種時鐘輸入和輸出零延時電路。

背景技術

隨著通信網絡的發展，時鐘同步的應用越來越廣泛，并且，同步信號的精度要求也越來越高。若輸入時鐘和輸出時鐘的時間不同步，有延時，則會影響通信網絡的通信質量。

現有技術中，主要在芯片外通過外圍電路將輸出時鐘連接至芯片的另一個輸入端，然后通過鑒相器比較輸入時鐘和輸出時鐘的相位，再通過調相器根據鑒相器的輸出信號調整本地時鐘的相位，得到與輸入時鐘零延時的輸出時鐘。該方法需要借助外圍電路實現，方案較為復雜，且會占用芯片的一路輸入端。

發明內容

有鑒于此，本發明實施例提供一種時鐘輸入和輸出零延時電路，用以實現時鐘信號零延時，從而保證時鐘信號時間同步的精度。。

為實現上述目的，本發明實施例提供如下技術方案：

一種時鐘輸入和輸出零延時電路，包括：

第一輸入緩沖器、鑒相器、調相器和輸出驅動器，其中：

所述第一輸入緩沖器的輸入端用于獲取輸入時鐘，所述第一輸入緩沖器用于輸出緩沖后的輸入時鐘；

所述鑒相器的第一輸入端與所述第一輸入緩沖器的輸出端相連，所述鑒相器的第二輸入端用于獲取與所述調相器的輸出信號相位相適配的時鐘信號，所述鑒相器用于輸出所述第一輸入緩沖器的輸出信號與所述鑒相器的第二端獲取到的時鐘信號的相位差；

所述調相器的第一輸入端用于獲取本地時鐘，所述調相器的第二輸入端與所述鑒相器的輸出端相連，所述調相器用于根據所述鑒相器的輸出信號調整所述本地時鐘的相位，得到與所述輸入時鐘對齊的時鐘信號；

所述輸出驅動器的輸入端與所述調相器的輸出端相連，所述輸出驅動器用于轉換所述調相器的輸出信號的電平并驅動到芯片外，得到與所述輸入時鐘對齊且具有期望電平的輸出時鐘。

可選的，上述時鐘輸入和輸出零延時電路中，所述鑒相器的第二輸入端與所述調相器的輸出端相連。

可選的，上述時鐘輸入和輸出零延時電路中，還包括：

第二輸入緩沖器，所述第二輸入緩沖器的輸入端與所述輸出驅動器的輸出端相連，所述第二輸入緩沖器的輸出端與所述鑒相器的第二輸入端相連。

可選的，上述時鐘輸入和輸出零延時電路中，所述對齊指的是時鐘信號的上升沿對齊和/或下降沿對齊。

一種封裝芯片，該芯片中封裝有上述任意一項所述的時鐘輸入和輸出零延時電路。

一種電子設備，應用有上述任意一項所述的時鐘輸入和輸出零延時電路。

可選的，上述電子設備中，所述電子設備為手機或電腦。