[發(fā)明專利]一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路

有效

• 申請?zhí)枺?/td>: 202110921437.9
• 申請日: 2021-08-11
• 公開（公告）號: CN113472323B
• 公開（公告）日: 2023-06-23
• 發(fā)明（設(shè)計(jì)）人: 盧文娟;孫雨佳;朱志國;呂盼稂;彭春雨;吳秀龍;藺智挺;陳軍寧
• 申請（專利權(quán)）人: 安徽大學(xué);合肥海圖微電子有限公司;合肥市微電子研究院有限公司
• 主分類號: H03K3/3562
• 分類號: H03K3/3562;H03K3/012
• 代理公司: 北京凱特來知識產(chǎn)權(quán)代理有限公司 11260
• 代理人: 鄭立明;陳亮

本發(fā)明公開了一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路，包括依次連接的四個(gè)邏輯輸入反相器、強(qiáng)鎖存電路、兩個(gè)傳輸門，強(qiáng)鎖存電路包括兩個(gè)NMOS晶體管，四個(gè)PMOS晶體管，左側(cè)部分的晶體管依次串聯(lián)，右側(cè)部分的晶體管同樣依次串聯(lián)，兩側(cè)部分構(gòu)成強(qiáng)鎖存結(jié)構(gòu)；PMOS晶體管PM6柵極與Q節(jié)點(diǎn)相連，PMOS晶體管PM8柵極與Q非節(jié)點(diǎn)相連，相互構(gòu)成負(fù)反饋回路；強(qiáng)鎖存電路接收四個(gè)邏輯輸入反相器給進(jìn)來的方波信號，并保存在Q和Q非節(jié)點(diǎn)，每次轉(zhuǎn)換能減少左側(cè)或右側(cè)部分的電流從VDD流入GND，從而大大減少動態(tài)泄漏。上述電路解決了傳統(tǒng)鎖存器泄露功耗和信號翻轉(zhuǎn)的過程中短路功耗大的問題，降低了整個(gè)芯片設(shè)計(jì)的功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路。

背景技術(shù)

D觸發(fā)器在超大規(guī)模集成(Very?Large?Scale?Integration，VLSI)電路的應(yīng)用非常廣泛，提高D觸發(fā)器的性能是增強(qiáng)整個(gè)VLSI電路性能最重要的任務(wù)之一。作為新興信息產(chǎn)業(yè)的重要應(yīng)用領(lǐng)域，物聯(lián)網(wǎng)的萬億級別市場正在逐步形成，超萬億級的設(shè)備和節(jié)點(diǎn)將通過物聯(lián)網(wǎng)技術(shù)實(shí)現(xiàn)萬物互聯(lián)和萬物智聯(lián)。受限于體積、重量和成本等因素，物聯(lián)網(wǎng)節(jié)點(diǎn)(如可穿戴設(shè)備、智能家居節(jié)點(diǎn)、無線傳感器節(jié)點(diǎn)、環(huán)境監(jiān)測節(jié)點(diǎn)等)需要在微型電池進(jìn)行供電的情況下，持續(xù)工作數(shù)年乃至十年以上，這對芯片提出了苛刻的低功耗要求，而在芯片設(shè)計(jì)中D觸發(fā)器是非常重要的一部分，因此實(shí)現(xiàn)一個(gè)超低功耗快響應(yīng)的D觸發(fā)器對整個(gè)芯片設(shè)計(jì)降低功耗具有非常重要的意義。

傳統(tǒng)的D觸發(fā)器拓?fù)涫怯奢斎敕聪嗥鳎瑑蓚€(gè)半鎖存器(主存鎖存器和從鎖存器)，輸出反相器組成。由于半鎖存結(jié)構(gòu)互補(bǔ)的上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)之間存在強(qiáng)大的競爭電流，尤其是當(dāng)VDDL位于亞閾值區(qū)域時(shí)，目前有論文和實(shí)驗(yàn)表明，將信號從亞閾值電壓轉(zhuǎn)換為高于閾值電壓需要將兩個(gè)NMOS晶體管的尺寸放大幾個(gè)數(shù)量級，以克服上拉網(wǎng)絡(luò)的強(qiáng)度，造成面積的額外消耗，這是不現(xiàn)實(shí)和不可接受的；同時(shí)因?yàn)槭前腈i存器，在轉(zhuǎn)變的過程中，會有PMOS和NMOS同時(shí)導(dǎo)通，導(dǎo)致動態(tài)功耗增大，因兩個(gè)半鎖存器，也導(dǎo)致D觸發(fā)器的速率變慢，這樣也造成面積的額外消耗。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路，該電路采用動態(tài)泄露抑制(DLS，Dynamic?Leakage?Suppression)強(qiáng)鎖存結(jié)構(gòu)來鎖存電路，降低了面積消耗和每次轉(zhuǎn)換的功耗，并提升了響應(yīng)速度，從而降低了整個(gè)芯片設(shè)計(jì)的功耗。

本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種強(qiáng)鎖存結(jié)構(gòu)的D觸發(fā)器電路，所述電路包括依次連接的四個(gè)邏輯輸入反相器、強(qiáng)鎖存電路、兩個(gè)傳輸門，其中：

第一邏輯輸入反相器由一個(gè)NMOS晶體管NM0、一個(gè)PMOS晶體管PM0構(gòu)成；PMOS晶體管PM0的源極與電源VDD相連，NMOS晶體管NM0的源極與地線GND相連，PM0的漏極與NM0的漏極相互連接作為輸出信號，PM0的柵極與NM0的柵極相互連接作為輸入信號；

第二邏輯輸入反相器由一個(gè)NMOS晶體管NM1、一個(gè)PMOS晶體管PM1構(gòu)成；PMOS晶體管PM1的源極與電源VDD相連，NMOS晶體管NM1的源極與GND相連，PM1的漏極與NM1的漏極相互連接作為輸出信號，PM1的柵極與NM1的柵極相互連接作為輸入信號；

第三邏輯輸入反相器由一個(gè)NMOS晶體管NM4、一個(gè)PMOS晶體管PM4構(gòu)成；PMOS晶體管PM4的源極與電源VDD相連，NMOS晶體管NM4的源極與GND相連，PM4的漏極與NM4的漏極相互連接作為輸出信號，PM4的柵極與NM4的柵極相互連接作為輸入信號；

第四邏輯輸入反相器由一個(gè)NMOS晶體管NM5、一個(gè)PMOS晶體管PM5構(gòu)成；PMOS晶體管PM5的源極與電源VDD相連，NMOS晶體管NM5的源極與GND相連，PM5的漏極與NM5的漏極相互連接作為輸出信號，PM5的柵極與NM5的柵極相互連接作為輸入信號；

且四個(gè)邏輯輸入反相器都是PMOS漏極與NMOS漏極相連；