[發明專利]運算控制方法、裝置、系統、存儲介質及處理器

在審

• 申請號: 202110917596.1
• 申請日: 2021-08-10
• 公開（公告）號: CN113590083A
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 宋鶴鳴
• 申請（專利權）人: 安徽聆思智能科技有限公司
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張鳳偉;吳敏

一種運算控制方法、裝置、系統、存儲介質及處理器。所述方法包括：獲取第一操作數，并將所述第一操作數轉換為若干個第一短序列，每個第一短序列均為二進制補碼表示的有符號數；獲取第二操作數，并將所述第二操作數轉換為若干個第二短序列，每個第二短序列均為二進制補碼表示的有符號數；將所述第一短序列及第二短序列輸入至有符號乘法器；將乘法操作結果進行移位累加；所述第二短序列的個數與所述第一短序列的個數相同；所述第一短序列及第二短序列的位寬與所述有符號乘法器的輸入位寬相同；所述有符號乘法器的個數，大于或等于所述第一短序列個數和第二短序列個數的乘積。應用上述方案，可以降低對有符號高位寬的操作數執行乘法操作的復雜度。

技術領域

本發明涉及數據處理技術領域，具體涉及一種運算控制方法、裝置、系統、存儲介質及處理器。

背景技術

隨著人工智能的發展，神經網絡的應用已經深入生活的各個部分。常用的神經網絡都需要極大數量的乘、加運算，例如深度神經網絡(Deep Neural Networks，DNN)、卷積神經網絡(Convolutional Neural Networks，CNN)等。現有的通用處理器已經無法承受，設計專門進行網絡運算的嵌入式神經網絡處理器(Neural Network Processing Units，NPU)成為主流。而大規模的乘法器陣列是NPU中主要的運算單元。

目前，對有符號高位寬的操作數執行乘法操作的方法，復雜度較高，不適合在類似NPU這樣的大規模乘法器陣列上使用。

發明內容

本發明要解決的問題是：降低對有符號高位寬的操作數執行乘法操作的復雜度。

為解決上述問題，本發明實施例提供了一種運算控制方法，所述方法包括：獲取第一操作數，并將所述第一操作數轉換為若干個第一短序列，每個第一短序列均為二進制補碼表示的有符號數；獲取第二操作數，并將所述第二操作數轉換為若干個第二短序列，每個第二短序列均為二進制補碼表示的有符號數；將所述第一短序列及第二短序列輸入至有符號乘法器，控制所述有符號乘法器，對所述第一短序列及第二短序列執行乘法操作；將乘法操作結果進行移位累加，得到所述第一操作數及第二操作數的乘法運算結果；其中，所述第二短序列的個數與所述第一短序列的個數相同；所述第一短序列及第二短序列的位寬與所述有符號乘法器的輸入位寬相同；所述有符號乘法器的個數，大于或等于所述第一短序列個數第二短序列個數的乘積。

本發明實施例還提供了一種運算控制裝置，所述裝置包括：第一轉換單元，適于獲取第一操作數，并將所述第一操作數轉換為若干個第一短序列，每個第一短序列均為二進制補碼表示的有符號數；第二轉換單元，適于獲取第二操作數，并將所述第二操作數轉換為若干個第二短序列，每個第二短序列均為二進制補碼表示的有符號數；運算控制單元，適于將所述第一短序列及第二短序列輸入至有符號乘法器，控制所述有符號乘法器，對所述第一短序列及第二短序列執行乘法操作；移位累加單元，適于將乘法操作結果進行移位累加，得到所述第一操作數及第二操作數的乘法運算結果；其中，所述第二短序列的個數與所述第一短序列的個數相同；所述第一短序列及第二短序列的位寬與所述有符號乘法器的輸入位寬相同；所述有符號乘法器的個數，大于或等于所述第一短序列個數與第二短序列個數的乘積。

本發明實施例還提供了一種運算控制系統，所述系統包括：上述實施例中的運算控制裝置；及若干個有符號乘法器；其中，所述運算控制裝置與所述有符號乘法器連接；所述有符號乘法器適于在所述運算控制裝置的控制下執行乘法操作；所述有符號乘法器的個數，大于或等于所述運算控制裝置中第一短序列個數與第二短序列個數的乘積。

本發明實施例還提供了一種處理器，所述處理器包括上述實施例中的運算控制系統。

本發明實施例還提供了一種計算機存儲介質，所述計算機存儲介質上存儲有計算機程序，所述計算機程序被處理器執行，以實現上述運算控制方法的步驟。

與現有技術相比，本發明實施例的技術方案具有以下優點：