[發明專利]一種靜電保護器件

有效

• 申請號: 202110892121.1
• 申請日: 2021-08-04
• 公開（公告）號: CN113345887B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 朱偉東;趙泊然
• 申請（專利權）人: 江蘇應能微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 曹祖良;陳麗麗

本發明涉及半導體技術領域，具體公開了一種靜電保護器件，其中，包括：第一導電類型襯底和第二導電類型外延層，第二導電類型外延層內設置第二導電類型阱區和第一導電類型阱區，第二導電類型阱區內設置有第一N+區和第一P+區，第一導電類型阱區內設置有第二N+區和第二P+區，第二導電類型阱區與第一導電類型阱區的相切位置處設置第三N+區，在第三N+區與第二N+區之間設置齊納注入ZP區，第三N+區與齊納注入ZP區接觸，齊納注入ZP區與第二N+區之間設置肖特基注入P型區，肖特基注入P型區分別與齊納注入ZP區以及第二N+區間隔設置。本發明提供的靜電保護器件能夠解決由于少子存儲效應所導致的負向鉗位電壓上升問題以及響應速度過慢的問題。

技術領域

本發明涉及半導體技術領域，尤其涉及一種靜電保護器件。

背景技術

靜電放電（Electro-Static discharge，簡稱ESD）在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達幾十或者上百瓦，對電路系統內的芯片的摧毀強度極大。據統計35%以上的芯片失效是由于ESD損傷引起的。所以芯片或系統的設計中，靜電保護模塊的設計直接關系到電路系統的功能穩定性，以及系統可靠性，對電子產品極為重要。TVS是用于系統級ESD防護的核心器件，其性能對電子系統的可靠性至關重要。

然而對于可控硅（Silicon- Controlled Rectifier，簡稱S-CR）器件而言，其負向ESD能量是通過體內寄生體二極管進行泄放的，因此其體內二極管性能決定了器件的負向ESD能力。而根據圖1所示的常規S-CR結構，其體內寄生二極管為一常規PN結二極管，由于該管存在少子存儲效應，在正向導通后若電壓迅速轉為負向，大量存儲在相應區域的少子會嚴重影響負向ESD能量的釋放，而ESD實際測試波形正是這種快速正負交替的波形。

因此，如何能夠解決由少子存儲效應所導致的負向鉗位電壓上升問題以及響應速度過慢的問題成為本領域技術人員亟待解決的技術問題。

發明內容

本發明提供了一種靜電保護器件，解決相關技術中存在的由少子存儲效應所導致的負向鉗位電壓上升問題以及響應速度過慢的問題。

作為本發明的一個方面，提供一種靜電保護器件，其中，包括：第一導電類型襯底和設置在第一導電類型襯底上的第二導電類型外延層，所述第二導電類型外延層內設置第二導電類型阱區和第一導電類型阱區，所述第二導電類型阱區與所述第一導電類型阱區相切設置，所述第二導電類型阱區內設置有第一N+區和第一P+區，所述第一N+區和所述第一P+區相切設置，所述第一導電類型阱區內設置有第二N+區和第二P+區，所述第二N+區和所述第二P+區相切設置，所述第二導電類型阱區與所述第一導電類型阱區的相切位置處設置第三N+區，在所述第三N+區與所述第二N+區之間設置齊納注入ZP區，所述第三N+區與所述齊納注入ZP區接觸，所述齊納注入ZP區與所述第二N+區之間設置肖特基注入P型區，所述肖特基注入P型區分別與所述齊納注入ZP區以及所述第二N+區間隔設置。

進一步地，所述第一N+區、第一P+區和所述肖特基注入P型區三者相連后作為所述靜電保護器件的陽極，所述第二N+區與所述第二P+區連接后作為所述靜電保護器件的陰極。

進一步地，所述第一N+區與所述第一P+區連接后作為所述靜電保護器件的陽極，所述第二N+區與所述第二P+區連接后作為所述靜電保護器件的陰極，所述肖特基注入P型區與所述靜電保護器件的陽極之間設置一個肖特基二極管，所述肖特基二極管的陽極連接所述肖特基注入P型區，所述肖特基二極管的陰極連接所述靜電保護器件的陽極。

進一步地，所述第一N+區與所述第一P+區連接后作為所述靜電保護器件的陽極，所述第二N+區與所述第二P+區連接后作為所述靜電保護器件的陰極，所述肖特基注入P型區與所述靜電保護器件的陽極之間設置多個串聯的肖特基二極管，串聯后的所述肖特基二極管的陽極連接所述肖特基注入P型區，串聯后的所述肖特基二極管的陰極連接所述靜電保護器件的陽極。