[發明專利]一種時鐘恢復系統電路

有效

• 申請號: 202110886706.2
• 申請日: 2021-08-03
• 公開（公告）號: CN113552920B
• 公開（公告）日: 2023-05-09
• 發明（設計）人: 鮑宜鵬;史興強;楊曉剛;苗韻;傅建軍
• 申請（專利權）人: 中科芯集成電路有限公司
• 主分類號: G06F1/08
• 分類號: G06F1/08;G06F1/12
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

1.一種時鐘恢復系統電路，為SOC芯片提供穩定的時鐘，其特征在于，所述時鐘恢復系統電路包括N位多路選擇器、異或門、三分之二數字濾波器、M位分頻器、三輸入或門、G位計數器、L位計數器、比較單元、校準單元和精度單元；

N位多路選擇器選擇時鐘源，其輸出端同時接異或門的一端和G位計數器；異或門的另一端接控制信號SYNCPOL，用于控制輸入時鐘源的極性，定制上升沿采樣或下降沿采樣；異或門的輸出端接三分之二數字濾波器，三分之二數字濾波器的輸出端接M位分頻器；

三輸入或門的三個輸入端分別接G位計數器的輸出端、M位分頻器的輸出端和軟件脈沖信號SOFT_PLUS，輸出端接L位計數器和校準單元；

比較單元的第一輸入端接頻率誤差限值FILIM，第二輸入端接或門的輸出端，比較單元的輸出端接入校準單元；校準單元與精度單元、系統時鐘、L位計數器依次相連，L位計數器輸出FEDIR值至校準單元的輸入端，L位計數器輸出FECAP值至比較單元的第二輸入端；其中當檢測到SYNC事件時，L位計數器的實際值和方向被俘獲為FECAP值和FEDIR值；

所述比較單元俘獲的FECAP值將與一組限值進行比較，比較的結果用于生成狀態指示以及控制自動微調；

當頻率誤差低于容差限值FELIM時，其校準值不作調整，反饋OK事件；

當頻率誤差高于或等于容差限值FELIM，且小于警告限值A*FELIM時，其校準值增加或減小1*X，反饋OK事件；其中A為警告限值系數；X為微調步長系數；

當頻率誤差高于等于警告限值A*FELIM，且小于危險限值B*FELIM時，其校準值增加或減少2*Y，反饋WARN事件；其中B為危險限值系數，Y為強微調步長系數；

當頻率誤差高于等于危險限值B*FELIM，且小于誤差限值C*FELIM時，其校準值增加或減少U*Z，反饋SERI_WARN事件；其中C為誤差限值系數，U為自定義的步長，一般選取大于或等于3，Z為超強微調步長系數。

2.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述N位多路選擇器為整個系統提供不同的時鐘源。

3.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述異或門能夠靈活控制控制信號SYNCPOL的極性，所述時鐘恢復系統電路可為系統提供不同沿的檢測信號。

4.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述三分之二數字濾波器用于濾除任何干擾，使同步信號更加穩定。

5.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述M位分頻器對輸入的同步時鐘源進行可編程二進制預分頻，以獲得合理頻率范圍的同步信號。

6.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述三輸入的或門對整個系統起定時控制，并提供軟件編程產生的脈沖，或者經過M位分頻器的脈沖。

7.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述L位計數器是一個L位遞減或遞增計數器，由系統時鐘驅動，用于記錄頻率誤差。

8.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述比較單元用于比較軟件輸入的頻率誤差限值FILIM與俘獲L位計數器的FECAP值。

9.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述校準單元用于時鐘頻率校準，根據比較單元輸出的結果以及俘獲L位計數器的計數方向，確定校準值的大小。

10.如權利要求1所述的時鐘恢復系統電路，其特征在于，所述精度單元用于時鐘頻率校準精度控制，根據精度的大小，調整校準頻率所用的時間，以及校準的頻率的精度。