[發(fā)明專利]一種多位存算裝置

有效

• 申請?zhí)枺?/td>: 202110853570.5
• 申請日: 2021-07-28
• 公開（公告）號(hào): CN113296734B
• 公開（公告）日: 2021-11-26
• 發(fā)明（設(shè)計(jì)）人: 喬樹山;陶皓;尚德龍;周玉梅
• 申請（專利權(quán)）人: 中科南京智能技術(shù)研究院
• 主分類號(hào): G06F7/523
• 分類號(hào): G06F7/523;G06N3/04;G06N3/063
• 代理公司: 北京高沃律師事務(wù)所 11569
• 代理人: 王愛濤

本發(fā)明涉及一種多位存算裝置。該裝置中存算單元陣列模塊與輸入驅(qū)動(dòng)器、讀寫位線驅(qū)動(dòng)模塊、行解碼器以及均壓模塊連接；均壓模塊與乘累加讀出控制模塊連接；輸入驅(qū)動(dòng)器用于輸入數(shù)據(jù)，控制輸入位線上的數(shù)據(jù)，使輸入位線上的數(shù)據(jù)與存儲(chǔ)陣列中存的權(quán)重進(jìn)行計(jì)算；行解碼器用于通過輸出的字線WL控制權(quán)重的存儲(chǔ)以及對權(quán)重的選擇；讀寫位線驅(qū)動(dòng)模塊用于通過輸出的位線BL和BLB實(shí)現(xiàn)權(quán)重的存儲(chǔ)以及讀出；存算單元陣列模塊用于根據(jù)權(quán)重進(jìn)行存儲(chǔ)和計(jì)算，得到所述輸出結(jié)果；均壓模塊用于將輸出結(jié)果進(jìn)行電荷共享；乘累加讀出控制模塊用于輸出電荷共享后的計(jì)算結(jié)果。本發(fā)明能夠減小晶體管的數(shù)量，實(shí)現(xiàn)面積的減小，提高計(jì)算效率。

技術(shù)領(lǐng)域

本發(fā)明涉及存內(nèi)計(jì)算領(lǐng)域，特別是涉及一種多位存算裝置。

背景技術(shù)

深度卷積神經(jīng)網(wǎng)絡(luò)（DCNNs）在人工智能等領(lǐng)域發(fā)展迅速，隨著它的逐步發(fā)展，需要越來越多的考慮尺寸的大小、效率、能耗等方面的問題。傳統(tǒng)的計(jì)算過程中，權(quán)重是在存儲(chǔ)器和運(yùn)算單元之間移動(dòng)作用的，這不符合低功耗的要求。內(nèi)存計(jì)算（IMC）對DCNN加速越來越有吸引力。傳統(tǒng)的8T SRAM結(jié)構(gòu)晶體管數(shù)量較多，面積較大，并且要求輸入的數(shù)據(jù)位寬較小，這不符合現(xiàn)在的需求。

因此，亟需一種存內(nèi)計(jì)算裝置，改變了傳統(tǒng)的計(jì)算操作，減小晶體管的數(shù)量，實(shí)現(xiàn)面積的減小，提高計(jì)算效率。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種多位存算裝置，能夠減小晶體管的數(shù)量，實(shí)現(xiàn)面積的減小，提高計(jì)算效率。

為實(shí)現(xiàn)上述目的，本發(fā)明提供了如下方案：

一種多位存算裝置，包括：存算單元陣列模塊、輸入驅(qū)動(dòng)器、讀寫位線驅(qū)動(dòng)模塊、行解碼器、均壓模塊以及乘累加讀出控制模塊；

所述存算單元陣列模塊分別與輸入驅(qū)動(dòng)器、讀寫位線驅(qū)動(dòng)模塊、行解碼器以及均壓模塊連接；所述均壓模塊與所述乘累加讀出控制模塊連接；

所述輸入驅(qū)動(dòng)器用于輸入數(shù)據(jù)，控制輸入位線上的數(shù)據(jù)，使輸入位線上的數(shù)據(jù)與存儲(chǔ)陣列中存的權(quán)重進(jìn)行計(jì)算；所述輸入位線包括：RWLL-L，RWLL-H，RWLH-L以及RWLH-H；

所述行解碼器用于通過輸出的字線WL控制權(quán)重的存儲(chǔ)以及對權(quán)重的選擇；

所述讀寫位線驅(qū)動(dòng)模塊用于通過輸出的位線BL和BLB實(shí)現(xiàn)權(quán)重的存儲(chǔ)以及讀出；

所述存算單元陣列模塊用于根據(jù)權(quán)重進(jìn)行存儲(chǔ)和計(jì)算，得到所述輸出結(jié)果；

所述均壓模塊用于將所述輸出結(jié)果進(jìn)行電荷共享；

所述乘累加讀出控制模塊用于輸出電荷共享后的計(jì)算結(jié)果。

可選地，所述存算單元陣列模塊包括：16*4個(gè)乘累加單元；

所述乘累加單元用于根據(jù)權(quán)重進(jìn)行存儲(chǔ)和計(jì)算，得到所述輸出結(jié)果。

可選地，所述乘累加單元包括：存儲(chǔ)子單元以及計(jì)算子單元；

所述存儲(chǔ)子單元用于對所述權(quán)重進(jìn)行存儲(chǔ)；

所述計(jì)算子單元與所述存儲(chǔ)子單元連接；所述計(jì)算子單元用于根據(jù)所述權(quán)重進(jìn)行計(jì)算。

可選地，所述存儲(chǔ)子單元包括：管M1、管M2、管M3、管M4、反相器以及高電平；

管M1的源極與管M2的源極均與高電平連接，管M1的漏極分別與管M3的漏極、反相器的輸入端以及管M2的柵極連接，管M2的漏極分別與管M4的漏極以及管M1的柵極連接，M3的柵極和管M4的柵極均與字線WL連接，管M4的源極與位線BL連接，M3的源極與位線BLB連接。

可選地，所述計(jì)算子單元包括：管M5、管M6、管M7、管M8、管M9、管M10、管M11以及管M12；