[發明專利]半導體封裝結構及其制造方法

在審

• 申請號: 202110851757.1
• 申請日: 2021-07-27
• 公開（公告）號: CN114068508A
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 許哲瑋
• 申請（專利權）人: 恒勁科技股份有限公司
• 主分類號: H01L25/16
• 分類號: H01L25/16;H01L23/485;H01L21/60
• 代理公司: 北京匯智英財專利代理事務所(普通合伙) 11301
• 代理人: 張瑋瑋

本發明提供一種半導體封裝結構，其包括一第一介電層、一整合芯片、一第二功率芯片、一第一圖案化導電層、一第二圖案化導電層、一第一導電黏著部、一第二導電黏著部、多個第一導電連接組件、多個第二導電連接組件，并于下方包括一增層線路結構，其中整合芯片包括一控制芯片及一第一功率芯片。本發明采用將控制芯片及第一功率芯片整合為單一芯片的設置方式，以進一步縮小半導體封裝結構的體積。此外，本發明還提供一種半導體封裝結構的制造方法。

技術領域

本發明關于一種半導體封裝結構及其制造方法，特別關于一種功率組件及驅動組件的封裝結構及其制造方法。

背景技術

隨著信息與車用電子的需求大幅增長，四方平面無引腳封裝（Quad Flat No-Lead；QFN）封裝結構因為具備較佳的散熱效果以及較低的阻抗值及電磁干擾，目前已成為重要的半導體封裝技術。

而在QFN封裝結構中，銅片橋接（cooper clip）技術是適應大功率需求而產生的技術。銅片設計成具有高低落差的拱橋形狀，利用點錫膏工藝（solder dispenser）將銅片與芯片接合，其具有較小的阻抗以承載大電流，并且可承受熱應力產生的變形，因而適用于例如晶體管等高功率組件。

以下請參照圖1A至圖1D，以簡單說明現有的封裝結構中利用銅片橋接技術接合晶體管的部分。

如圖1A所示，于一導線架（lead frame）101上配合網版印刷形成一錫膏層102。接著，如圖1B，將一晶體管芯片103置放于錫膏層102上。而后，如圖1C，于晶體管芯片103上形成焊錫104。最后，如圖1D，將一橋接銅片105置放于對應的錫膏層102以及焊錫104上，并經過380攝氏度的高溫回焊工藝后而使導線架101、晶體管芯片103及橋接銅片105相互接合。

上述的工藝及成品至少具有下列技術問題：

（1）封裝結構使用了導線架以及橋接銅片，因此封裝的高度（厚度）無法降低，而限制了其應用領域。

（2）焊錫或錫膏中皆含有相當高比例的鉛，而鉛金屬會造成環境污染且對人體健康有著相當程度的影響。

（3）在380攝氏度的高溫回焊工藝固定所有組件之前可能發生各個組件位移，導致精度下降。

承上，解決現有技術存在的上述技術問題，提供一種能夠整合高功率組件及驅動組件的半導體封裝結構及其制造方法，實屬當前重要課題之一。

發明內容

有鑒于上述，本發明的一目的是提供一種半導體封裝結構及其制造方法，其能夠進一步縮小包括高功率組件及驅動組件的半導體封裝結構的體積，同時可以增加電性效能。本發明的另一目的是提供一種半導體封裝結構及其制造方法，其能夠不使用含鉛的工藝而可符合環保法令的需求。

為達上述目的，本發明提供一種半導體封裝結構，其包括一第一介電層、一第一圖案化導電層、一整合芯片、一第二功率芯片、一第二圖案化導電層、一第一導電黏著部、一第二導電黏著部、多個第一導電連接組件、多個第二導電連接組件以及一增層線路結構，其中整合芯片包括一控制芯片及一第一功率芯片。

第一介電層具有相對設置的一第一表面及一第二表面。第一圖案化導電層設置于第一介電層的該第二表面。整合芯片嵌設于第一介電層中，其包括控制芯片及第一功率芯片。其中，控制芯片具有一主動面及一背面，背面朝向第一介電層的第二表面。另一方面，第一功率芯片具有設置有一第一電極布局的一第一正面，并且具有設置有一第二電極布局的一第一背面，且第一功率芯片以第二電極布局通過第一導電黏著部而電性連接及黏著于第一圖案化導電層。

第二功率芯片嵌設于該第一介電層中，具有設置有一第三電極布局的一第二正面，并且具有設置有一第四電極布局的一第二背面，且第二功率芯片以第四電極布局通過第二導電黏著部而電性連接及黏著于第一圖案化導電層。