[發明專利]一種并行總線抗干擾的數字濾波方法

在審

• 申請號: 202110850138.0
• 申請日: 2021-07-27
• 公開（公告）號: CN113590522A
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 張濤;劉志江;唐俊
• 申請（專利權）人: 卡斯柯信號有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;H03H17/02
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 徐雯瓊;張雙紅

本發明涉及一種并行總線抗干擾的數字濾波方法，包含以下步驟：S1：利用FPGA或CPLD的總線采樣時鐘采樣干擾信號，并在測試引腳上輸出該干擾信號；S2：根據干擾信號寬度和采樣時鐘周期確定濾波位數；S3：對所述干擾信號進行濾波處理。本發明提供的數字濾波方法能夠很好地濾除一些信號毛刺干擾，可提高總線的準確性和可靠性，同時并不會降低總線的速率；相比于在硬件上進行布局的改進，這種方法簡單靈活，只需要在FPGA或CPLD的代碼上進行優化就可以很好地解決問題；針對不同的干擾強度，可以靈活調整濾波器的寬度，提高時序的可靠性；并行總線易受干擾，可以靈活選擇對特定信號做濾波。

技術領域

本發明涉及數字濾波領域，具體涉及一種并行總線抗干擾的數字濾波方法。

背景技術

在嵌入式系統中，經常會在CPU和外設中存在并行總線的連接，如ISA總線(Industry Standard Architecture，工業標準體系結構)，PCI總線(PeripheralComponent Interconnect，外設部件互連標準)轉local bus總線等。并行總線經常使用FPGA(現場可編程門陣列)或CPLD(復雜可編程邏輯器件)等進行時序功能的擴展，在總線傳輸數據的過程中，單端信號容易產生信號完整性的問題，表現在地址總線或者數據總線上出現干擾。而CMOS(互補金屬氧化物半導體)工藝的FPGA/CPLD芯片輸入端VIL(max)/VIH(min)都較低，對干擾較為敏感，容易產生數據傳輸錯誤的現象。

若并行總線的地址信號采樣錯誤，很可能會將數據存放到錯誤的地址；如果數據總線采樣錯誤，很可能在該地址上存入錯誤的數據。同理，其他的信號可能會產生時序上的錯誤，導致總線故障發生。

發明內容

為解決上述問題，本發明提供了一種并行總線抗干擾的數字濾波方法，具體包括以下內容：利用FPGA或CPLD的總線采樣時鐘采樣干擾信號，并在測試引腳上輸出該干擾信號；根據干擾信號寬度和采樣時鐘的周期確定信號濾波寄存器位數；編寫濾波代碼對所述干擾信號進行濾波處理；編寫濾波代碼對所述干擾信號進行濾波處理：信號濾波寄存器通過采樣時鐘存儲上一周期的輸入信號，在每個時鐘采樣周期內對信號濾波寄存器存儲的的輸入信號和當前周期的輸入信號的組成值進行判斷，如果組成值為相等的高電平或者低電平，則認為當前周期的輸入信號是正確的無干擾的，信號濾波寄存器將當前的組成值移位輸出到輸出寄存器，當前周期的輸入信號保存到信號濾波寄存器；如果存在不相等，則認為有干擾，則將當前周期的輸入信號保存到信號濾波寄存器，但維持輸出寄存器電平不變。

優選地，所述組成值指的是信號濾波寄存器存儲的輸入信號和當前周期的輸入信號的合并信號。

其中，在利用FPGA或CPLD的總線采樣時鐘采樣干擾信號前，先通過示波器波形測試，確定干擾信號寬度，參考采樣時鐘周期確定信號濾波寄存器的位數。

優選地，所述干擾信號包括：低電平上的凸形干擾信號以及高電平上的凹形干擾信號。

優選地，對于凸形干擾信號保證測試引腳采樣得到m個采樣時鐘寬度的高電平；對于凹形干擾信號保證測試引腳采到n個采樣時鐘寬度的低電平；其中信號濾波寄存器位數等于m和n中的較大值，m、n均為正整數。

優選地，信號濾波寄存器根據濾波位數，若輸入信號為高電平，若無干擾信號，若輸入信號與信號濾波寄存器的組成值為全1，與上個周期的輸入信號相等，則信號濾波寄存器將當前的組成值移位輸出到輸出寄存器，當前周期的輸入信號保存到信號濾波寄存器；若有干擾信號，即在高電平信號中出現凹形干擾，則輸入信號與信號濾波寄存器的組成值不是全1，則將當前周期的輸入信號保存到信號濾波寄存器，但維持輸出寄存器電平不變。