[發明專利]一種基于ADC的高速數字邏輯采集電路及采集方法在審
| 申請號： | 202110848337.8 | 申請日： | 2021-07-27 |
| 公開（公告）號： | CN113568347A | 公開（公告）日： | 2021-10-29 |
| 發明（設計）人： | 楊江濤;田萬里;賀增昊;呂增強;邵成華 | 申請（專利權）人： | 中電科思儀科技股份有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042;G05B19/05 |
| 代理公司： | 青島智地領創專利代理有限公司 37252 | 代理人： | 種艷麗 |
| 地址： | 266555 山*** | 國省代碼： | 山東;37 |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 adc 高速 數字 邏輯 采集 電路 方法 | ||
1.一種基于ADC的高速數字邏輯采集電路，其特征在于：包括若干數字邏輯信號整形電路、并行到串行轉換器、ADC以及FPGA；數字邏輯信號整形電路、并行到串行轉換器、ADC、FPGA通過線路依次連接；
若干數字邏輯信號整形電路，被配置為用于對多路數字邏輯信號進行整形；
并行到串行轉換器，被配置為用于對整形后的信號進行轉換，得到串行信號；
ADC，被配置為用于對串行信號進行采樣，得到采樣數字信號；
FPGA，被配置為用于對采樣數字信號進行處理與分析；
多路數字邏輯信號經過若干數字邏輯信號整形電路整形后，通過并行到串行轉換器，轉換為串行信號，串行信號通過ADC完成采樣，得到采樣數字信號，最后采樣數字信號傳輸至FPGA，進行處理與分析。
2.根據權利要求1所述的基于ADC的高速數字邏輯采集電路，其特征在于：并行到串行轉化器的采樣時鐘為CLK1，ADC的采樣時鐘為CLK2，為了實現無丟失采樣，ADC的采樣時鐘CLK2的頻率是并行到串行轉化器的采樣時鐘CLK1的頻率的n倍，n為數字邏輯通道數量，即：fCLK2＝n fCLK1。
3.一種基于ADC的高速數字邏輯采集方法，其特征在于：采用如權利要求1所述的一種基于ADC的高速數字邏輯采集電路，具體包括如下步驟：
步驟1：通過若干數字邏輯信號整形電路，對多路數字邏輯信號進行整形；
步驟2：通過并行到串行轉換器，對整形后的信號進行轉換，得到串行信號；
步驟3：通過ADC，對串行信號進行采樣，得到采樣數字信號；
步驟4：通過FPGA，對采樣數字信號進行處理與分析。
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于中電科思儀科技股份有限公司，未經中電科思儀科技股份有限公司許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202110848337.8/1.html，轉載請聲明來源鉆瓜專利網。
