[發明專利]一種分離柵功率MOSFET器件的制造方法

有效

• 申請號: 202110834666.7
• 申請日: 2021-07-23
• 公開（公告）號: CN113539833B
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 喬明;王正康;馬濤;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 敖歡

本發明提供一種分離柵功率MOSFET器件的制造方法，控制柵制備包括：控制柵與分離柵之間的介質層形成后，熱生長犧牲氧并淀積氮化硅，其中氮化硅與硅層通過上述犧牲氧隔離開；淀積氧化層并回刻至低于MESA區氮化硅上表面，使用MASK刻蝕氧化層及氮化硅后槽內保留一定垂直高度的氮化硅；淀積氧化層并采用CMP與濕刻結合的方式去除部分氧化層，至其界面與分離柵上界面保持一定距離后刻蝕剩余氮化硅；淀積多晶并回刻形成控制柵。本發明所述方法采用氮化硅層屏蔽氧化層刻蝕的方式，形成下部分較窄的控制柵，所述控制柵工藝上易實現，同時減小控制柵與分離柵交疊從而降低柵源電容。分離柵上部分較大橫截面積降低柵源電容及柵電荷的同時保證柵電阻基本不退化。

技術領域

本發明屬于半導體技術領域，更具體地，涉及一種分離柵功率MOSFET器件的制造方法。

背景技術

功率MOSFET器件具有開關速度快、輸入阻抗高、熱穩定性好等優點，在電源管理、電機驅動等智能功率集成電路方面備受關注，現如今，新能源汽車、物聯網、人工智能等新興領域的快速發展對功率MOSFET器件的功耗和效率的要求也更嚴苛，因此中低壓領域內分離柵功率MOSFET器件的優勢逐漸體現出來。該器件結構利用分離柵電極屏蔽控制柵電極與外延層之間的電容耦合作用來減小柵漏寄生電容Cgd，同時分離柵電極起到體內場板的作用，對漂移區的載流子輔助耗盡，從而優化漂移區的電場分布，兼具了低比導通電阻和低柵電荷的優點。然而，分離柵功率MOSFET器件引入了與分離柵電極相關的寄生電容：漏極與分離柵電極之間的電容Cds和柵極與分離柵電極之間的電容Cgs，增加的寄生電容在一定程度上抵消了分離柵MOSFET器件降低柵漏電容Cgd的優勢。且而Cgs和Cds不利的增加了器件的輸入輸出電容，一定程度上會影響到整個系統的工作效率，尤其是在高頻高效的工作狀態下，減小上述漏極和柵極到分離柵電極的寄生電容越來越重要。

因此，針對以上問題，有必要降低傳統分離柵功率MOSFET器件中與分離柵電極相關的寄生電容，本發明的實施例就是在這種背景下出現的。

發明內容

本發明提供的一種分離柵功率MOSFET器件制造方法，其中控制柵電極的制備過程包括：控制柵與分離柵之間的介質層形成后，淀積或熱生長一層犧牲氧化層，淀積薄層氮化硅覆蓋整個有源區及終端區，上述犧牲氧化層作為氮化硅與MESA區的硅層之間的隔離層；淀積氧化層后回刻至略低于MESA區氮化硅層的上表面，使用一道掩模版刻蝕氧化層及氮化硅使得槽內僅保留垂直部分的氮化硅；淀積氧化層后采用化學機械拋光與濕法刻蝕相結合的方式刻蝕一定厚度的氧化層，隨后刻蝕掉剩余的氮化硅；淀積多晶硅并回刻后形成控制柵電極。此制造方法是基于B.J.Baliga提出的傳統分離柵功率MOSFET器件的制備改善而來，其采用薄層氮化硅屏蔽氧化層刻蝕的方式，形成下半部分較窄的控制柵，所述控制柵形貌在工藝上易于實現，同時還能起到減小控制柵與分離柵電極的交疊面積從而降低柵源寄生電容Cgs的作用。分離柵電極的上半部分保留著類似于傳統分離柵結構的較大的橫截面積，一定程度上降低了柵源電容Cgs以及柵電荷Qg同時保證柵極電阻值基本不發生退化。達到了兼備高開關速度與低開關損耗的預期目標。

為實現上述發明目的，本發明的技術方案如下：

一種分離柵功率MOSFET器件的制造方法，包括如下步驟：

1)使用第一道掩模版在外延層上形成一系列的槽結構，包括有源區的控制柵槽和終端區的分離柵槽，其中控制柵槽和與之垂直的第一道終端區槽結構通過MESA區隔開，隨后在槽結構的內壁上形成第一介質層；

2)在槽結構內淀積多晶硅，使多晶硅填滿整個槽；

3)使用第二道掩模版刻蝕步驟2)中所淀積的多晶硅，在有源區的控制柵槽的下半部分形成分離柵電極，在終端區的分離柵槽中形成完整的分離柵電極；

4)淀積介質層填滿所有的槽結構，使用第三道掩模版回刻，有源區的槽內、分離柵的上部形成的第二介質層，作為控制柵與分離柵電極之間的介質層；