[發明專利]一種實現PCIE資源自動分配的電路、方法及存儲介質

有效

• 申請號: 202110831743.3
• 申請日: 2021-07-22
• 公開（公告）號: CN113688084B
• 公開（公告）日: 2023-08-22
• 發明（設計）人: 施世磊
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F9/50
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 黃曉燕

本申請涉及實現PCIE資源自動分配的電路、方法及存儲介質。電路包括：連接于若干硬盤背板在位指示電路的若干在位采集單元；若干在位采集單元通過總線連接控制單元，控制單元通過總線連接若干切換單元，在位采集單元檢測硬盤背板上硬盤的在位信息并通過總線將所述在位信息發送給控制單元，控制單元將相應的在位信息發送給相應的切換單元；切換單元電性連接存儲單元，存儲單元存儲分配策略，切換單元根據在位信息選擇分配策略；切換單元上游端口分別電性連接CPU的PCIE輸出端口，切換單元的下游端口分別電性連接硬盤背板。本申請能夠在連接處理器的硬盤背板缺位時，將處理器的PCIE資源自動分配給在用的硬盤背板，充分利用處理器PCIE資源保證處理器的性能。

技術領域

本申請涉及服務器硬件設計領域，尤其涉及一種實現PCIE資源自動分配的電路、方法及存儲介質。

背景技術

隨著服務器處理能力的提升，為實現計算、存儲功能，服務器中使用了大量的NVME、SATA、SAS硬盤存儲設備，大數據量的存儲要求服務器的處理器與存儲設備之間需要高速通信；在服務器的設計中，CPU與存儲設備之間往往采用高速的PCIE總線來進行數據傳輸。

現有技術中，服務器處理器與存儲設備之間PCIE總線設計是固定的。例如：CPU通過帶寬X1的PCIE總線分別連接多個NVME硬盤，每個硬盤的速率是Gen1，帶寬是X1的，由于CPU與NVME硬盤之間的PCIE總線是固定的，PCIE總線影響數據存儲的速率的參數是固定不變的。當客戶實際使用時，如果拔掉其中一部分NVME盤，那么剩余的NVME硬盤速率依然是Gen1，帶寬依然是X1的，而被拔掉的NVME盤所對應的CPU的PCIE資源在這個時候完全處于閑置的狀態，無法重新將CPU的PCIE接口提供給仍在使用的NVME硬盤，造成服務器PCIE資源的浪費。影響服務器處理器與存儲設備之間數據傳輸效率，限制處理器的性能。

發明內容

為了解決上述技術問題或者至少部分地解決上述技術問題，本申請提供一種實現PCIE資源自動分配的電路、方法及存儲介質。

第一方面，本申請提供一種實現PCIE資源自動分配的電路，包括：

電性連接于若干硬盤背板在位指示電路的若干在位采集單元；

若干所述在位采集單元通過總線連接控制單元，所述控制單元通過總線連接若干切換單元，所述在位采集單元檢測硬盤背板上硬盤的在位信息并通過總線將所述在位信息發送給所述控制單元，所述控制單元將相應的所述在位信息發送給相應的所述切換單元；

所述切換單元電性連接存儲單元，所述存儲單元存儲所述切換單元的分配策略，所述切換單元根據所述在位信息選擇所述分配策略；

所述切換單元上游端口分別電性連接CPU的PCIE輸出端口，所述切換單元的下游端口分別電性連接硬盤背板上的硬盤。

更進一步地，所述控制單元為CPLD、BMC以及FPGA中的任意一種。

更進一步地，硬盤背板的硬盤接口未插硬盤時，所述在位指示電路向所述在位采集單元發送第一電平信號；硬盤背板的硬盤接口插接硬盤時，所述在位指示電路向所述在位采集單元發送第二電平信號。

更進一步地，所述切換單元包括邏輯選擇電路，所述邏輯選擇電路包括第一上游端口、第二上游端口、第一下游端口、第二下游端口、第三下游端口、第四下游端口；所述第一上游端口連接CPU的一個PCIE輸出端口，所述第二上游端口連接CPU的另一個PCIE輸出端口；所述第一下游端口和第二下游端口分別連接第一硬盤背板的每個硬盤，所述第三下游端口和所述第四下游端口分別連接第二硬盤背板的每個硬盤；

所述邏輯選擇電路的使能端口電性連接切換控制模塊，所述切換控制模塊通過總線連接所述控制單元，所述切換控制模塊電性連接所述存儲單元。