[發明專利]推測分支模式更新方法和微處理器

有效

• 申請號: 202110793062.2
• 申請日: 2021-07-14
• 公開（公告）號: CN113448626B
• 公開（公告）日: 2023-05-16
• 發明（設計）人: 湯瑪斯·C·麥當勞
• 申請（專利權）人: 圣圖爾科技公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

本申請提供了推測分支模式更新方法和微處理器。在一個實施例中，一種微處理器包括：第一邏輯，其被配置為檢測為拾取到的高速緩存地址與兩個先前高速緩存地址其中至少之一匹配；以及第二邏輯，其被配置為基于所述匹配來調整用于條件分支預測的分支模式并且將所述高速緩存地址與調整后的分支模式進行組合以形成條件分支預測器地址。

技術領域

本發明通常涉及微處理器，并且具體地涉及微處理器中的分支預測。

背景技術

微處理器如今使用流水線處理方案來操作，由此編程指令被分解為在流水線的多個級中并發執行的步驟。指令通常(例如，編程代碼的10-20％)包括分支指令或簡單的分支，其中包括無條件分支(例如，始終采取的分支)和條件分支(例如，根據對指定條件的評估而采取或不采取)。直到計算出條件并且條件跳轉經過指令流水線中的執行級之前，通常不確定地知道采取還是不采取條件跳轉，這可能導致獲取下一條指令的延遲。已經開發了分支預測器以試圖在流水線的前端猜測條件分支將去向哪個方向(采取、不采取)以及到達哪個目標地址，并且這樣改善了整個流水線中的指令流。

在微處理器中常用的一個分支預測器被稱為分支目標地址高速緩存(BTAC)。BTAC包括硬件邏輯，該硬件邏輯可以包括使用過去的分支指令行為的全局歷史模式以實現對所拾取的分支指令的目標地址的預測。一般而言，用于BTAC的分支預測器可以包括與多個經常用字母表示的、多集關聯的高速緩存存儲器或邊(諸如在BTAC的兩個高速緩存存儲器的情況下，邊A和邊B等)相結合使用的多個預測器表。各邊可以包括多個路(例如2路、4路等)。用于一些示例BTAC陣列的信息可以在美國專利No.8,832,418和No.7,707,397中找到。

對于條件分支預測，BTAC可使用標簽幾何(TAGE)預測器，其包括各自具有不同長度的全局分支歷史模式的多個表。關于TAGE預測器的附加信息可以在“ANew?Case?for?theTAGE?Branch?Predictor(Andre?Seznec，MICRO2011：The?44^th?Annual?IEEE/ACMInternational?Symposium?on?Microarchitecture，2011，ACM/IEEE，2011年12月，PortoAllegre，巴西)中找到，其通過引用而全文并入于此。對于一些微處理器，TAGE預測器通常使用由第三先前取指更新的分支模式。該特征工作良好，但有時可能在兩個取指內遇到同一分支且沒有最近條件分支時產生不良預測。因而，相同模式可用于相同分支的多個實例，并且如果分支的兩個實例不同地解析(例如，采取或不采取)，則可能出現誤預測。

發明內容

在一個實施例中，一種微處理器包括：第一邏輯，所述第一邏輯被配置為檢測為拾取到的高速緩存地址與兩個先前高速緩存地址其中至少之一匹配；以及第二邏輯，其被配置為基于所述匹配調整用于條件分支預測的分支模式并且將所述高速緩存地址與調整后的分支模式進行組合以形成條件分支預測器地址。

在檢查以下附圖和詳細描述時，本發明的其它系統、方法、特征和優點對于本領域的技術人員將是明顯的或變得明顯。所有這樣的附加系統、方法、特征和優點旨在被包括在本說明書內、本發明的范圍內，并且受所附權利要求的保護。

附圖說明

參考以下附圖，可以更好地理解本發明的各個方面。不必按比例繪制附圖中的組件，而是將重點放在清楚地例示本發明的原理上。此外，在附圖中，相同的附圖標記在多個視圖中表示相應部件。

圖1A是示出實現推測分支模式更新系統的實施例的微處理器所用的示例分支單元流水線的框圖。

圖1B是示出圖1A中所示的分支單元流水線的示例前端的示意圖。

圖2A是示出在推測分支模式更新系統的實施例中使用的示例分支模式調整邏輯的實施例的示意圖。

圖2B是示出在示例推測分支模式更新系統的實施例中使用的條件分支預測器和表的示意圖。