[發明專利]存儲器電路及其操作方法

在審

• 申請號: 202110790436.5
• 申請日: 2021-07-13
• 公開（公告）號: CN113571109A
• 公開（公告）日: 2021-10-29
• 發明（設計）人: 池育德;藤原英弘;史毅駿;李伯浩;陳炎輝;李嘉富;張琮永
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C8/12
• 分類號: G11C8/12
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種存儲器電路，包括：

選擇電路，被配置為：

接收多個輸入數據元素，所述多個輸入數據元素的每個輸入數據元素包括等于H的位數量，和

輸出所述多個數據元素的每個輸入數據元素的H個位的第k位的所選擇的集合；

存儲器單元的列，所述存儲器單元的列的每個存儲器單元包括：

第一存儲單位，用于存儲第一權重數據元素；和

第一乘法器，被配置為基于所述第一權重數據元素和第k位的所選擇的集合的相應的第一第k位來生成第一乘積數據元素；以及

加法器樹，被配置為基于所述第一乘積數據元素的每個生成求和數據元素。

2.根據權利要求1所述的存儲器電路，其中，每個權重數據元素是多位數據元素。

3.根據權利要求1所述的存儲器電路，其中，所述存儲器單元的列的每個存儲器單元還包括：

第二存儲單位，被配置為存儲第二權重數據元素；

第二乘法器，被配置為基于所述第二權重數據元素和所述第k位的所選擇的集合的相應的第二第k位來生成第二乘積數據元素；和

加法器，被配置為從所述第一乘積數據元素和所述第二乘積數據元素生成求和數據元素，

其中，所述加法器樹被配置為基于所述求和數據元素中的每個生成求和數據元素。

4.根據權利要求1所述的存儲器電路，其中

所述求和數據元素是H個求和數據元素中的一個求和數據元素，

所述選擇電路被配置為順序地從第一位到第H位輸出第k位的集合，

所述加法器樹被配置為基于順序地輸出的第k位的集合生成所述H個求和數據元素中的每個，并且

所述存儲器電路還包括累加器，所述累加器被配置為基于所述H個求和數據元素生成部分和。

5.根據權利要求4所述的存儲器電路，還包括控制電路，所述控制電路被配置為生成由所述選擇電路和所述累加器接收的一個或多個控制信號，從而所述存儲器電路被配置為生成與順序地輸出的所述第k位的集合的所述選擇電路同步的所述部分和。

6.根據權利要求4所述的存儲器電路，其中

所述存儲器單元的列是多列存儲器單元中的一列，每一列存儲器單元被配置為接收每一多個位的H位的所選擇的第k位的集合，

加法器樹是耦接到多列存儲器單元的相應列的多個加法器樹中的一個加法器樹，

累加器是多個累加器中的一個累加器，耦接到多個加法器樹中的相應加法器樹，并且

多個累加器中的每個累加器被配置為基于由多個加法器樹中的相應加法器樹生成的H個求和數據元素來生成相應的部分和。

7.根據權利要求6所述的存儲器電路，其中，所述多個累加器中的至少一個累加器被配置為基于由所述多個累加器中的另外累加器生成的部分和來生成相應的所述部分和。

8.根據權利要求1所述的存儲器電路，其中，每個第一存儲器單元包括被配置為存儲所述第一權重數據元素的一些或全部的靜態隨機存取存儲器(SRAM)器件。

9.一種操作存儲器電路的方法，所述方法包括：

在存儲器單元的列處接收多個輸入數據元素的H個位數量的每個輸入數據元素的第k位的集合；

使用所述存儲器單元的列的每個存儲器單元將所述多個數據元素的相應的輸入數據元素的第k位與存儲在所述存儲器單元中的第一權重數據元素相乘，從而生成相應的第一乘積數據元素；以及

使用加法器樹來基于所述第一乘積數據元素的每個生成求和數據元素。

10.一種存儲器電路，包括：

選擇電路，被配置為對于分別包括H個位的多個輸入數據元素將所選擇的第k位的集合順序地輸出到多個存儲器單元的列的每個存儲器單元的列的相應存儲器單元；

多個加法器樹，所述多個加法器樹中的每個加法器樹耦接到所述多個存儲器單元的列的相應的存儲器單元的列；和

多個累加器，所述多個累加器中的每個累加器耦接到所述多個加法器樹中的相應的加法器樹，

其中

每個存儲器單元的列的每個存儲器單元包括乘法器，所述乘法器被配置為基于所選擇的所述第k位的集合中的相應的所述第k位和存儲在所述存儲器單元中的權重數據元素來生成乘積數據元素，

所述多個加法器樹中的每個加法器樹被配置為對于每個順序地輸出的第k位的集合基于相應的所述存儲器單元的列的所述乘積數據元素中的每個生成求和數據元素，以及

所述多個累加器中的每個累加器被配置為基于由所述多個加法器樹中的相應的所述加法器樹生成的所述求和數據元素來生成部分和。