[發明專利]一種含數字校準的逐次逼近模數轉換器

有效

• 申請號: 202110790055.7
• 申請日: 2021-07-13
• 公開（公告）號: CN113595550B
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 李永福;陳一諾;周婷;王國興;連勇
• 申請（專利權）人: 上海交通大學
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/08;H04N5/268
• 代理公司: 上海恒慧知識產權代理事務所(特殊普通合伙) 31317
• 代理人: 張寧展

本發明屬于數模轉換的技術領域，公開了一種含數字校準的逐次逼近模數轉換器，其特征在于：包括比較器，所述比較器的正端與分段式DAC的輸出端連接，負端通過采樣/保持電路與模擬輸入量連接，輸出端與逐次逼近電路、數字校準電路的輸入端連接，所述逐次逼近電路的輸出端與數字校準電路連接的輸入端連接，還與數字校準電路的輸出端一起與加法器連接，所述加法器的輸出即為逐次逼近模數轉換器的數字輸出量，所述數字校準電路用于將比較器M次觸發結果中出現1的K次結果映射到一個電壓余量的概率估計模型中，輸出數字校準碼，基于概率估計模型所得到的電壓余量函數為其中，G和B為常數，M為比較次數，D[N]subgt;i/subgt;為每次比較器的輸出結果。

技術領域

本發明涉及視數模轉換的技術領域，尤其涉及一種含數字校準的逐次逼近?模數轉換器。

背景技術

模數轉換器(ADC)是模擬前端和數字處理單元之間的接口，其分辨率、面?積是設計的重要考慮因素，最新的逐次逼近寄存器模數轉換器提供了具有中?等分辨率(12-bit)的省電解決方案(10fJ/轉換步長)。

隨著分辨率的提高，逐次逼近寄存器模數轉換器中傳統二進制加權數模轉?換器(Digital?to?Analog?Converter,DAC)陣列的輸入負載電容和面積呈指?數級爆炸式增長，使得超過12位分辨率的良好電容器匹配變得更加困難，從?而導致模數轉換器的有效分辨率下降。為了使得數轉換器在取得高精度的同?時具有較低的面積開銷并且具有良好的性能表現，具有分段式DAC架構的逐?次逼近寄存器模數轉換器提供了一種有吸引力的解決方案。

近年來，隨著CMOS器件進入納米尺度區域，在器件可變性增加的情況下，?做到尺寸越來越困難，因此需要校準技術。由于CMOS器件尺寸的縮放給數字?電路提供了在密度、速度和集成度方面的明顯優勢，所以將校準推進到數字?領域是有優勢的，并且，數字校準技術相比模擬校準技術，具有集成度高、?面積開銷小的特點。為了提高逐次逼近寄存器模數轉換器的SNDR，各種類型?的數字校準技術已經被提出，這些校準技術可以進一步分為三大類：

基于數字輸出相關性的數字校準技術，將偽隨機噪聲(Pseudorandom?Noise,?PN)序列疊加注入到輸入信號中，然后將其從量化輸出中數字地刪除，刪除?后的余數就是最終的數字輸出，然后數字結構為與偽隨機噪聲序列單獨相關?的位，從而指導后續的算法。

在基于差異化輸入的方法中，每個樣本被轉換兩次，如果ADC的輸出轉移?曲線有不匹配，則兩次轉換的結果之間的差異為非零，如果ADC的輸出轉移?曲線完全匹配，則兩次轉換的結果之間不存在差異。由于這些方法中的差分?信號與輸入誤差源高度相關，因此可以在比PN注入方法少很多樣本的情況下?實現校準。

基于概率模型的數字校準技術要求逐次逼近寄存器模數轉換器在轉換結?束(EOC)之后執行額外的M次比較，以便將這些結果用于通過概率模型算法?來估計輸入信號的更準確的量化。。

三種方法中，前兩種方法都修改了模數轉換器結構并且時間開銷較大，基?于概率模型的數字校準方法具有可移植，不影響模數轉換器結構，速度快的?特點，然而傳統的基于概率模型的數字校準技術得到的電壓余量估計值的范?圍是固定的，并且與分辨率無關，限制了殘基的估計精度，因此，我們急需?設計一款新型的逐次逼近型模數轉換器來克服上述問題。

發明內容

為了解決上述問題，本發明提出一種含數字校準的逐次逼近模數轉換器，?在逐次逼近控制邏輯電路發出終止量化信號后，比較器被觸發額外M次，數?字校準電路通過對M次比較器輸出結果進行基于概率模型的分析后，輸出預?估的電壓余量，DAC數字輸出與預估電壓余量之和，即為最終的輸出。通過基?于概率模型的數字校準技術，實現了對采用分段式DAC的逐次逼近型模數轉?換器的校準，方案簡單，有效減小了校準所需的硬件單元，通過將比較器噪?聲、電容失配、寄生電容等非理想噪聲考慮進去，并在中體現然后在輸出端?消除，降低了噪聲對模數轉換器電路的影響，從而提高了ADC的信噪失真比。