[發明專利]半導體器件結構及其形成方法

有效

• 申請號: 202110781840.6
• 申請日: 2021-07-12
• 公開（公告）號: CN113241345B
• 公開（公告）日: 2021-11-26
• 發明（設計）人: 張有志;陳運波;黃燦陽;陳澤勇
• 申請（專利權）人: 廣州粵芯半導體技術有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/94;H01L21/82
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 羅磊

本發明提供一種半導體器件結構及其形成方法，所述半導體器件結構包括第一電容和第二電容，所述第一電容形成于第一冗余區域，所述第二電容形成于第二冗余區域，由于所述第一電容和所述第二電容均形成于襯底的冗余區域，由此，能夠避免占用器件區域的面積。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體器件結構及其形成方法。

背景技術

電容器是集成電路中的重要組成單元，廣泛運用于存儲器、微波、射頻、智能卡、高壓和濾波等芯片中。在MOS（Metal-Oxide-Semiconductor，金屬氧化物半導體）器件中，常用的電容器一般包括MOM（Metal-Oxide-Metal，金屬-氧化層-金屬）電容、MIM (Metal-Insulator-Metal，金屬-絕緣層-金屬) 電容和PIP（Poly- Insulator-Poly，多晶硅-絕緣層-多晶硅）電容。但在上述的電容器中，存在如下問題：上述電容通常形成于襯底的器件區域，因此需要將電容器與其相鄰的元器件隔離開，由此會占用器件區域的面積。

發明內容

本發明的目的在于提供一種半導體器件結構及其形成方法，以避免占用器件區域的面積。

為實現上述目的，本發明提供一種半導體器件結構，包括：襯底，所述襯底具有第一冗余區域和第二冗余區域；第一電容，所述第一電容形成于所述第一冗余區域，其中，所述第一電容包括第一導電類型的第一阱區、第二導電類型的第一偽柵以及形成于所述第一導電類型的第一阱區和第二導電類型的第一偽柵之間的第一柵極介質層，所述第一阱區形成于所述第一冗余區域的所述襯底內，所述第一偽柵形成于所述第一阱區上；第二電容，所述第二電容形成于所述第二冗余區域，其中，所述第二電容包括第一導電類型的第二阱區、第二導電類型的第三阱區、第一導電類型的第二偽柵以及形成于所述第二導電類型的第三阱區和第一導電類型的第二偽柵之間的第二柵極介質層，所述第二阱區形成于所述第二冗余區域的所述襯底內，所述第三阱區形成于所述第二阱區內，所述第二偽柵形成于所述第三阱區上。

可選的，在所述的半導體器件結構中，所述半導體器件結構還包括第一導電類型的第一摻雜區、第一導電類型的第二摻雜區和第二導電類型的第三摻雜區，所述第一摻雜區形成于所述第一阱區內，所述第二摻雜區形成于所述第二阱區內，所述第三摻雜區形成于所述第三阱區內。

可選的，在所述的半導體器件結構中，所述半導體器件還包括接觸插塞，所述接觸插塞包括第一接觸插塞、第二接觸插塞、第三接觸插塞、第四接觸插塞和第五接觸插塞，其中，所述第一接觸插塞對準所述第一摻雜區，所述第二接觸插塞對準所述第二摻雜區，所述第三接觸插塞對準所述第三摻雜區，所述第四接觸插塞對準所述第一偽柵，所述第五接觸插塞對準所述第二偽柵。

可選的，在所述的半導體器件結構中，所述第一導電類型為N型，所述第二導電類型為P型。

基于同一發明構思，本發明還提供一種半導體器件結構的形成方法，包括：提供一襯底，所述襯底具有第一冗余區域和第二冗余區域；形成第一電容和第二電容，所述第一電容形成于所述第一冗余區域，所述第二電容形成于所述第二冗余區域，其中，所述第一電容包括第一導電類型的第一阱區、第二導電類型的第一偽柵以及形成于所述第一導電類型的第一阱區和第二導電類型的第一偽柵之間的第一柵極介質層，所述第一阱區形成于所述第一冗余區域的所述襯底內，所述第一偽柵形成于所述第一阱區上；所述第二電容包括第一導電類型的第二阱區、第二導電類型的第三阱區、第一導電類型的第二偽柵以及形成于所述第二導電類型的第三阱區和第一導電類型的第二偽柵之間的第二柵極介質層，所述第二阱區形成于所述第二冗余區域的所述襯底內，所述第三阱區形成于所述第二阱區內，所述第二偽柵形成于所述第三阱區上。

可選的，在所述的半導體器件結構的形成方法中，所述第一阱區和所述第二阱區均通過第一離子注入工藝形成，所述第一離子注入工藝采用第一導電類型的離子；其中，所述第一離子注入工藝的濃度為1E15/cm² ～15E15/ cm²。