[發明專利]AVS3的模式決策電路結構、模式決策方法及電子設備

有效

• 申請號: 202110762807.9
• 申請日: 2021-07-06
• 公開（公告）號: CN113259670B
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 張鵬;向國慶;盧東東;嚴偉;賈惠柱
• 申請（專利權）人: 杭州未名信科科技有限公司;浙江省北大信息技術高等研究院
• 主分類號: H04N19/147
• 分類號: H04N19/147;H04N19/176;H04N19/186;H04N19/42;H04N19/96
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 孔垂超

1.一種AVS3的模式決策電路結構，其特征在于，包括a階處理電路和比較電路；其中，a為非負整數；

所述a階處理電路用于在AVS3下直接處理尺寸為（2^an）×（2^an）的最大編碼單元，得到至少一個率失真優化值；其中，基本編碼單元的尺寸為n×n，n為正整數；

所述比較電路用于比較所述至少一個率失真優化值，確定代價值最小的率失真優化值以及所述代價值最小的率失真優化值所對應的模式；

其中，在a=0的情況下：

所述a階處理電路包括并行的第三非劃分模式處理電路、第三二叉樹水平劃分模式處理電路和第三二叉樹垂直劃分模式處理電路；所述第三非劃分模式處理電路、所述第三二叉樹水平劃分模式處理電路和所述第三二叉樹垂直劃分模式處理電路用于分別對所述基本編碼單元進行第三非劃分模式處理、第三二叉樹水平劃分模式處理和第三二叉樹垂直劃分模式處理，分別得到至少一個第四率失真優化值；

所述比較電路用于比較所述至少一個第四率失真優化值，確定其中代價值最小的第四率失真優化值，并確定所述代價值最小的第四率失真優化值所對應的模式。

2.根據權利要求1所述的AVS3的模式決策電路結構，其特征在于，所述AVS3的模式決策電路結構還包括色度處理電路，所述色度處理電路用于處理當前最大編碼單元的上一個最大編碼單元的色度信息；所述當前最大編碼單元為所述a階處理電路當前所正在處理的最大編碼單元。

3.根據權利要求1所述的AVS3的模式決策電路結構，其特征在于，根據a≥2，所述a階處理電路包括互相平行的a階四叉樹劃分模式處理電路和a階串行處理電路；

所述a階串行處理電路包括串聯的第一非劃分模式處理電路、第一二叉樹水平劃分模式處理電路和第一二叉樹垂直劃分模式處理電路；

所述a階四叉樹劃分模式處理電路包括用于進行四次調用的（a-1）級處理電路，所述（a-1）級處理電路的（a-1）級四叉樹劃分模式處理電路包括用于進行四次調用的（a-2）級處理電路，依次類推；

所述第一非劃分模式處理電路、所述第一二叉樹水平劃分模式處理電路和所述第一二叉樹垂直劃分模式處理電路分別依次用于對所述最大編碼單元進行第一非劃分模式處理、第一二叉樹水平劃分模式處理和第一二叉樹垂直劃分模式處理，得到至少一個第一率失真優化值；

所述a階四叉樹劃分模式處理電路用于通過四次調用（a-1）級處理電路處理所述最大編碼單元，得到至少一個第二率失真優化值；

所述比較電路用于比較所述至少一個第一率失真優化值和所述至少一個第二率失真優化值，確定其中代價值最小的率失真優化值，并確定所述其中代價值最小的率失真優化值所對應的模式。

4.根據權利要求1所述的AVS3的模式決策電路結構，其特征在于，根據a=1，a階處理電路包括用于進行四次調用的0階處理電路；

所述0階處理電路包括并行的第二非劃分模式處理電路、第二二叉樹水平劃分模式處理電路和第二二叉樹垂直劃分模式處理電路；

所述第二非劃分模式處理電路、所述第二二叉樹水平劃分模式處理電路和所述第二二叉樹垂直劃分模式處理電路用于分別對所述基本編碼單元進行第二非劃分模式處理、第二二叉樹水平劃分模式處理和第二二叉樹垂直劃分模式處理；

所述a階處理電路用于通過四次調用所述0階處理電路得到至少一個第三率失真優化值；

所述比較電路用于比較通過四次調用所述0階處理電路所得到所述第三率失真優化值，確定代價值最小的第三率失真優化值，并確定所述代價值最小的第三率失真優化值所對應的模式。

5.根據權利要求1、3和4中任一項所述的AVS3的模式決策電路結構，其特征在于，第一二叉樹水平劃分模式處理電路和/或第二二叉樹水平劃分模式處理電路包括擴展四叉樹水平劃分模式處理電路。

6.根據權利要求1、3和4中任一項所述的AVS3的模式決策電路結構，其特征在于，第一二叉樹垂直劃分模式處理電路和/或第二二叉樹水平劃分模式處理電路包括擴展四叉樹垂直劃分模式處理電路。