[發明專利]半導體裝置及其制造方法

在審

• 申請號: 202110756407.7
• 申請日: 2021-07-05
• 公開（公告）號: CN115588691A
• 公開（公告）日: 2023-01-10
• 發明（設計）人: 黃靖文;黃偉豪;邱崇益;郭龍恩;廖琨垣
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/423
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體裝置及其制造方法，其中該半導體裝置包括基板及多個納米線?；寰哂幸簧媳砻妗＜{米線沿著第一方向堆疊于基板的上表面上。其中納米線在一橫截面中包括一三角形，納米線包括沿著一第二方向延伸的一平面、在一(111)晶面上的一第一下斜刻面以及在另一(111)晶面上的一第二下斜刻面。

技術領域

本發明涉及一種半導體裝置及其制造方法，且特別是涉及一種柵極全環式半導體裝置。

背景技術

近來，人們對于微型化半導體裝置的需求日益增加。柵極全環式(gate-all-around,GAA)半導體納米線場效晶體管(Field effect transistor,FET)與傳統場效晶體管相比具有尺寸更小、電特性更好的優勢，因此柵極全環式半導體納米線場效晶體管的發展越來越重要。

發明內容

本發明是有關于一種半導體裝置及其制造方法，可通過簡化的制作工藝形成電特性優良的納米線。

根據本發明的一實施例，提出一種半導體裝置。半導體裝置，包括基板及多個納米線?；寰哂幸簧媳砻?。納米線沿著第一方向堆疊于基板的上表面上。其中納米線在一橫截面中包括一三角形，納米線包括沿著一第二方向延伸的一平面、在一(111)晶面上的一第一下斜刻面以及在另一(111)晶面上的一第二下斜刻面。

根據本發明的另一實施例，提出一種半導體裝置的制造方法。方法包括下列步驟。首先，提供一基板。接著，沿著第一方向在基板上依序形成堆疊及硬掩模層，其中堆疊包括交替堆疊的多個蝕刻停止層和多個半導體層。移除部分的基板、堆疊及硬掩模層以形成多個鰭狀結構，其中每個鰭狀結構包括一基板部分、多個蝕刻停止部分、多個半導體部分和一硬掩模部分。此后，通過一濕蝕刻制作工藝圖案化基板部分與半導體部分，以形成多個納米線，其中納米線沿著第一方向堆疊于基板的上表面上，并沿著第二方向延伸，在橫截面中包括一三角形。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合附圖詳細說明如下：

附圖說明

圖1～圖5為本發明一實施例的半導體裝置的制造方法的流程圖。

具體實施方式

本案提供一種半導體裝置及其制造方法，可以解決現有制造過程繁復而衍生的成本高及耗費時間長的問題。為了對本發明的目的、特征和優點能更明顯易懂，下文特舉一實施例，并配合所附的附圖作詳細說明。

但必須注意的是，此特定的實施例與方法，并非用以限定本發明。本發明仍可采用其他特征、元件、方法及參數來加以實施。優選實施例的提出，僅用以例示本發明的技術特征，并非用以限定本發明的申請專利范圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神范圍內，作均等的修飾與變化。

圖1～圖5繪示依照本發明一實施例的半導體裝置10的制造方法的流程圖。

首先，請參照圖1，可提供一基板100?；?00可具有一第一表面100s。在本實施例中，基板100可包括單晶半導體材料，例如是單晶硅。

接著，沿著第一方向(例如是Z方向)在基板100上依序形成一堆疊110及一硬掩模層120，其中堆疊110包括交替堆疊的多個蝕刻停止層102與106和多個半導體層104與108，如圖2所示。堆疊110例如是沿著第二方向(例如是X方向)及第三方向(例如是Y方向)連續性地延伸于基板100的第一表面100s上。第一方向、第二方向及第三方向可彼此交錯。在本實施例中，第一方向、第二方向及第三方向可互相垂直，然本發明并不以此為限。

根據一實施例，蝕刻停止層102與106的材料可包括氧化物，硬掩模層120的材料可包括氮化物，然而本發明并不以此為限。在一實施例中，半導體層104與108可包括單晶半導體材料，例如是單晶硅。