[發明專利]一種多相DDS產生線性調頻信號裝置和方法

有效

• 申請號: 202110754527.3
• 申請日: 2021-07-02
• 公開（公告）號: CN113472294B
• 公開（公告）日: 2022-09-02
• 發明（設計）人: 周興云;楊徐路;于翔;黃凱旋;王瀚卿
• 申請（專利權）人: 上海航天電子通訊設備研究所
• 主分類號: H03C3/02
• 分類號: H03C3/02
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 胡晶

1.一種多相DDS產生線性調頻信號裝置，其特征在于，所述裝置包括依次連接的：頻率累加器模塊、相位累加器模塊，S組串聯設置的相位補償模塊和相位/幅度轉換器模塊，并串轉換模塊、數模轉換器模塊和低通濾波器模塊，

其中：當S大于2時，多組串聯設置的相位補償模塊和相位/幅度轉換器模塊并聯分別與所述相位累加器模塊和所述并串轉換模塊連接；

所述頻率累加器模塊的工作時鐘頻率為f_{CLK_L}，每個CLK_L時鐘周期對位寬為N的調頻斜率字dFTW進行一次累加，然后與位寬為N的起始頻率字FTW0相加，得到位寬為N的頻率控制字FTW；

所述相位累加器模塊的工作時鐘頻率為f_{CLK_L}，每個CLK_L時鐘周期對位寬為N的頻率控制字FTW進行一次累加，得到位寬為N的相位累加字PHA；

所述相位補償模塊的工作時鐘頻率為f_{CLK_L}，每個CLK_L時鐘周期計算一次位寬為N的相位補償值OFF_x，并與位寬為N的相位累加字PHA相加，得到經過相位補償后，位寬為N的相位累加字PHA_x；

所述相位/幅度轉換器模塊的工作時鐘頻率為f_{CLK_L}，每個CLK_L時鐘周期對位寬為N的相位累加字PHA_x進行截位處理，得到位寬為K的相位累加字，然后將該位寬為K的相位累加字作為ROM表的地址進行查表，完成相位到幅度的轉換，得到位寬為M且速率為f_{CLK_L}的數字幅度信號DIG_x；

所述并串轉換模塊輸入端的工作時鐘頻率為f_{CLK_L}，并串轉換模塊輸出端的工作時鐘頻率為f_{CLK_H}，f_{CLK_H}的頻率是f_{CLK_L}的S倍，其中S為多相DDS的相數，每個CLK_L時鐘周期對S路位寬為M且速率為f_{CLK_L}的數字幅度信號DIG_x進行并串轉換，得到一路位寬為M且速率為f_{CLK_H}的高速數字幅度信號H_DIG；

所述數模轉換器模塊工作時鐘頻率為f_{CLK_H}，每個CLK_H時鐘周期對輸入的高速數字幅度信號H_DIG進行數模轉換，得到模擬信號ANA；

所述低通濾波器模塊，對模擬信號進行低通濾波，得到最終所需的線性調頻信號LFM。

2.根據權利要求1所述的一種多相DDS產生線性調頻信號裝置，其特征在于，所述相位補償模塊，實時計算出多相DDS產生線性調頻信號的相位累加字和單相DDS產生線性調頻信號的相位累加字之間的相位差，然后對多相DDS每相的相位累加字進行補償，使得多相DDS產生的相位累加字單相DDS產生的相位累加字相等，從而實現多相DDS產生的線性調頻信號與單相DDS產生的線性調頻信號一致。

3.根據權利要求1所述的一種多相DDS產生線性調頻信號裝置，其特征在于，所述并串轉換模塊在FPGA芯片和/或DAC芯片中實現。