[發明專利]一種眾核計算電路、堆疊芯片和容錯控制方法

在審

• 申請號: 202110752151.2
• 申請日: 2021-07-02
• 公開（公告）號: CN113360323A
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 左豐國;劉琦;王玉冰
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G06F11/14
• 分類號: G06F11/14
• 代理公司: 北京眾達德權知識產權代理有限公司 11570
• 代理人: 田丹

本發明涉及眾核芯片技術領域，具體涉及一種眾核計算電路、堆疊芯片和容錯控制方法。該眾核計算電路包括：運算單元模組，包括至少一個實例運算單元和至少一個備份運算單元；存儲單元模組，包括至少一個實例存儲單元和至少一個備份存儲單元；片上總線模組，包括至少一組數據通道；其中，每組數據通道均包括對應設置的實例通道和備份通道；運算單元模組中的每個運算單元均通過片上總線模組中對應的數據通道分別連接存儲單元模組中的每個存儲單元。本發明能夠獨立實現運算單元、存儲單元和數據通道的失效修復，提高了運算單元與存儲單元之間的讀寫訪問的可靠性，從而提高了眾核芯片結構的出片良率。

技術領域

本發明涉及眾核芯片技術領域，具體涉及一種眾核計算電路、堆疊芯片和容錯控制方法。

背景技術

眾核芯片結構一般包括多個PE(process engine，處理引擎/運算單元)，每個PE通過NOC(network on chip，片上總線)訪問不同的存儲單元，完成運算。因此，眾核芯片結構中PE和存儲單元之間的讀寫訪問可靠性能夠影響眾核芯片結構的出片良率。

現有技術采用ECC(Error Correcting Code，糾錯碼)技術，使PE和存儲單元之間在進行讀寫時，能夠容忍少量bit錯誤，提高了PE與存儲單元之間讀寫通訊的可靠性，從而提高眾核芯片結構的出片良率。

但是，隨著眾核芯片結構中芯片面積的增大，現有技術并不能有效提高眾核芯片結構中PE和存儲單元之間的整體的讀寫訪問，造成眾核芯片結構的出片良率過低。

因此，如何提高眾核芯片結構的出片良率，是目前亟需解決的技術問題。

發明內容

本發明的目的是提供一種眾核計算電路、堆疊芯片和容錯控制方法，以提高眾核芯片結構的出片良率。

為實現上述目的，本發明實施例提供了以下方案：

第一方面，本發明實施例提供了一種具有容錯功能的眾核計算電路，包括：

運算單元模組，包括至少一個實例運算單元和至少一個備份運算單元；

存儲單元模組，包括至少一個實例存儲單元和至少一個備份存儲單元；

片上總線模組，包括至少一組數據通道；其中，每組數據通道均包括對應設置的實例通道和備份通道；

所述運算單元模組中的每個運算單元均通過所述片上總線模組中對應的數據通道分別連接所述存儲單元模組中的每個存儲單元；其中，所述每個運算單元包括所述至少一個實例運算單元和所述至少一個備份運算單元；所述每個存儲單元包括所述至少一個實例存儲單元和所述至少一個備份存儲單元。

在一種可能的實施例中，所述數據通道，包括：第一選擇器和第二選擇器；

所述第一選擇器的第一輸出端連接所述第二選擇器的第一輸入端，以構建所述實例通道；

所述第一選擇器的第二輸出端連接所述第二選擇器的第二輸入端，以構建所述備份通道。

在一種可能的實施例中，所述運算單元，包括：

狀態寄存器，用于存儲表征所述運算單元是否處于正常狀態的信息；

使能寄存器，用于存儲表征所述運算單元是否處于激活狀態的信息；

邏輯身份信息寄存器，用于存儲表征所述眾核計算電路工作時所述運算單元的邏輯身份信息。

在一種可能的實施例中，所述實例運算單元包括中央處理器、數字信號處理芯片、圖形處理器和知識產權核心模組中的一種或多種；

所述備份運算單元包括中央處理器、數字信號處理芯片、圖形處理器和知識產權核心模組中的一種或多種。