[發明專利]基于內嵌空腔SOI襯底的多柵MOS器件及其制備方法

有效

• 申請號: 202110749918.6
• 申請日: 2021-07-02
• 公開（公告）號: CN113471213B
• 公開（公告）日: 2022-11-08
• 發明（設計）人: 母志強;劉強;俞文杰
• 申請（專利權）人: 上海集成電路材料研究院有限公司
• 主分類號: H01L27/118
• 分類號: H01L27/118;H01L29/78;H01L21/336
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 羅泳文

1.一種基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于，所述制備方法包括步驟：

1)制備內嵌空腔SOI襯底，所述內嵌空腔SOI襯底包括依次層疊的硅襯底、絕緣層及頂層硅，所述絕緣層中形成有沿器件的源漏方向間隔排布的多個空腔，多個所述空腔的頂部與所述頂層硅相接，所述空腔上方的頂層硅中形成有溝道區；

2)在多個所述空腔上方的溝道區四周形成多個全包圍柵極結構，所述全包圍柵極結構包括全包圍柵介質層和全包圍柵極層，且多個所述全包圍柵極結構間隔排布，以使得所述溝道區包括被多個全包圍柵極結構包圍的多個控制部和未被所述全包圍柵極結構包圍的多個間隔部；

3)在所述溝道區兩端的源區和漏區上分別形成源電極和漏電極；

多個所述控制部為獨立控制，以使所述多柵MOS器件實現兩位及以上的字節運算。

2.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述空腔下方保留有所述絕緣層，且所述空腔下方保留的所述絕緣層的厚度為大于或等于20納米。

3.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述空腔的寬度小于或等于100納米，相鄰兩空腔之間的間隔小于或等于50納米。

4.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述溝道區對應的空腔個數為2～10個，與其對應設置的全包圍柵極結構的個數為2～10個。

5.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述柵介質層包括SiO₂、HfO₂、HfLaO₂及Al₂O₃中的一種，所述柵極層包括多晶硅、TiN、TaN及TiAl中的一種。

6.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述未被全包圍柵極結構包圍的多個間隔部和源區、漏區的摻雜類型相同。

7.根據權利要求1所述的基于內嵌空腔SOI襯底的多柵MOS器件的制備方法，其特征在于：所述未被全包圍柵極結構包圍的多個間隔部和源區、漏區的摻雜濃度相同。

8.一種基于內嵌空腔SOI襯底的多柵MOS器件，其特征在于，包括：

內嵌空腔SOI襯底，所述內嵌空腔SOI襯底包括依次層疊的硅襯底、絕緣層及頂層硅，所述絕緣層中形成有沿器件的源漏方向間隔排布的多個空腔，多個所述空腔的頂部與所述頂層硅相接，所述空腔上方的頂層硅中形成有溝道區；

多個全包圍柵極結構，分別形成在多個所述空腔上方的溝道區四周，所述全包圍柵極結構包括全包圍柵介質層和全包圍柵極層，且多個所述全包圍柵極結構間隔排布，以使得所述溝道區包括被多個全包圍柵極結構包圍的多個控制部和未被所述全包圍柵極結構包圍的多個間隔部；

源電極和漏電極，分別形成在所述溝道區兩端的源區和漏區上；

多個所述控制部為獨立控制，以使所述多柵MOS器件實現兩位及以上的字節運算。

9.根據權利要求8所述的基于內嵌空腔SOI襯底的多柵MOS器件，其特征在于：所述空腔下方保留有所述絕緣層，且所述空腔下方保留的所述絕緣層的厚度為大于或等于20納米，所述空腔的寬度小于或等于100納米，相鄰兩空腔之間的間隔小于或等于50納米。

10.根據權利要求8所述的基于內嵌空腔SOI襯底的多柵MOS器件，其特征在于：所述溝道區對應的空腔個數為2～10個，與其對應設置的全包圍柵極結構的個數為2～10個。