[發(fā)明專利]基于多策略優(yōu)化的超大規(guī)模集成電路多層總體布線方法

有效

• 申請?zhí)枺?/td>: 202110739932.8
• 申請日: 2021-06-30
• 公開（公告）號: CN113657067B
• 公開（公告）日: 2023-07-21
• 發(fā)明（設(shè)計(jì)）人: 劉耿耿;裴鎮(zhèn)宇;郭文忠;鄭筱媛;陳國龍
• 申請（專利權(quán)）人: 福州大學(xué)
• 主分類號: G06F30/3947
• 分類號: G06F30/3947;G06F30/398;G06F30/27;G06N20/00;G06F115/06
• 代理公司: 福州元創(chuàng)專利商標(biāo)代理有限公司 35100
• 代理人: 陳明鑫;蔡學(xué)俊

本發(fā)明涉及一種基于多策略優(yōu)化的超大規(guī)模集成電路多層總體布線方法，包括步驟S1：在預(yù)連接布線階段，采用虛擬容量的動態(tài)調(diào)整策略對通道容量進(jìn)行適當(dāng)調(diào)整縮減；步驟S2：在全局考量下的布線重組階段找到最擁擠的布線區(qū)域，采用布線子區(qū)域的自適應(yīng)擴(kuò)展策略對其進(jìn)行自適應(yīng)擴(kuò)展，根據(jù)布線后的不同擁堵度，對應(yīng)地調(diào)整擴(kuò)大的范圍和擴(kuò)張速度；步驟S3：在布線時采用虛擬容量的動態(tài)調(diào)整策略對通道虛擬容量進(jìn)行動態(tài)調(diào)整，對不同通道方向上的通道容量進(jìn)行相互補(bǔ)充，及時補(bǔ)充剩余通道容量較小的布線通道；步驟S4：采用基于A*算法的啟發(fā)式搜索策略通過A*算法進(jìn)行啟發(fā)式搜索和布線。本發(fā)明能夠提高布線容量的利用率，平衡布線器的布線效率和全局搜索的壓力。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)領(lǐng)域，特別是一種基于多策略優(yōu)化的超大規(guī)模集成電路多層總體布線方法。

背景技術(shù)

芯片設(shè)計(jì)是世界上細(xì)微且宏大的一項(xiàng)工程，它將數(shù)百億個允許或阻擋電流通過的“開關(guān)”集成到僅有指甲蓋大小的芯片里。從微米級到納米級，是人類不斷攀登的工程極致。在芯片設(shè)計(jì)中，超大規(guī)模集成電路是設(shè)計(jì)工藝的關(guān)鍵，它可用于制造體積小、質(zhì)量輕、耗能低但功能豐富且可靠性高的電子設(shè)備。起初的芯片電路集成度不高，開發(fā)者可以依靠手工繪制電路，而現(xiàn)在動輒包含幾億甚至數(shù)百億個晶體管的芯片，如若依然依賴手工繪制，難免會導(dǎo)致許多問題和錯誤發(fā)生。到了1986年，一款電子設(shè)計(jì)自動化(Electronic?DesignAutomation,EDA)工具——Design?Compiler誕生，使開發(fā)者們使用代碼描述電路得到實(shí)現(xiàn)，由此大幅提高了芯片制造在抽象設(shè)計(jì)這一領(lǐng)域的效率，推動了復(fù)雜度更高的芯片類型形成。

隨著芯片工藝技術(shù)的不斷發(fā)展，將代碼轉(zhuǎn)換成邏輯電路這一過程所需要的設(shè)計(jì)約束也不再僅限于時序、功耗、面積等方面，還包含了基礎(chǔ)電路物理版圖和技術(shù)工具的創(chuàng)新和進(jìn)步。開發(fā)者們必須做好布局和布線工作，也就是確定好晶體管的位置和形態(tài)，以及晶體管之間的連接方式。在設(shè)計(jì)布局和布線時，需要確保各電路連接的準(zhǔn)確性，而且要符合制造工藝的要求，即設(shè)計(jì)規(guī)則和約束等。此外還需要注意對電路的時序、功耗、面積等指標(biāo)進(jìn)行優(yōu)化，找到一個平衡點(diǎn)從而尋求最優(yōu)解。因此，VLSI對其設(shè)計(jì)流程的要求逐步增高，對布線技術(shù)的精度也更加的苛刻。面臨隨之而來的機(jī)遇和挑戰(zhàn)，VLSI設(shè)計(jì)中的布線過程在設(shè)備制造中便顯得尤為重要。布線結(jié)果直接影響了芯片的可集成度和消耗成本，這也是工業(yè)生產(chǎn)中較為注重的。因此，相關(guān)產(chǎn)業(yè)內(nèi)的不少生產(chǎn)商和研究學(xué)者們都致力于不斷優(yōu)化布線流程，提高設(shè)計(jì)環(huán)節(jié)效率，打造高質(zhì)量布線成果，以期制造出功能更加強(qiáng)大的芯片。

為了更好地解決VLSI設(shè)計(jì)中龐大復(fù)雜的布線問題，在布線過程中一般分成兩個階段進(jìn)行處理，分別是總體布線和詳細(xì)布線。在總體布線中，先將可以布線的區(qū)域劃分為一些布線單元。針對劃分后的布線單元進(jìn)行初步布線連接，生成一個整體的布線方案。有了全局的布線方案后，再解決每一個布線單元內(nèi)的布線問題，針對布線單元內(nèi)的具體約束進(jìn)行詳細(xì)布線。總體布線為接下來的詳細(xì)布線過程極大減少了布線的復(fù)雜性和冗余程度，從而更快更高質(zhì)量地完成布線設(shè)計(jì)。良好的總體布線有利于提高整體布線的高效性，從而有助于運(yùn)用集成電路的芯片高質(zhì)量生產(chǎn)，由此可見，總體布線在整個布線過程中舉足輕重。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的目的是提供一種基于多策略優(yōu)化的超大規(guī)模集成電路多層總體布線方法，避免直接運(yùn)用傳統(tǒng)布線算法而導(dǎo)致過程冗雜和布線結(jié)果陷入局部最優(yōu)的問題。

本發(fā)明采用以下方案實(shí)現(xiàn)：一種基于多策略優(yōu)化的超大規(guī)模集成電路多層總體布線方法，包括以下步驟：

步驟S1：在預(yù)連接布線階段，采用虛擬容量的動態(tài)調(diào)整策略對通道容量進(jìn)行適當(dāng)調(diào)整縮減；即通過最小生成樹算法將多端線網(wǎng)分解成多個兩端線網(wǎng)后，將布線通道水平和垂直兩個方向上的虛擬容量縮減為原來的1/2，剩余的45度方向和135度方向的通道容量保持不變；在新的通道容量約束下對簡單線網(wǎng)直接以X結(jié)構(gòu)網(wǎng)格的走線方式連接該兩端線網(wǎng)；所述簡單線網(wǎng)為兩端線網(wǎng)所構(gòu)成線段的斜率值為0,-1,+1或∞；