[發明專利]半導體器件和電子系統

在審

• 申請號: 202110731275.2
• 申請日: 2021-06-29
• 公開（公告）號: CN114334992A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 金智源;安在昊;黃盛珉;任峻成;成錫江
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11565
• 分類號: H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11575;H01L27/11582
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 吳曉兵

一種半導體器件包括：第一外圍電路區，其包括多個下部電路；第二外圍電路區，其在豎直方向上與第一外圍電路區隔開，該第二外圍電路區包括多個上部電路；以及單元區，其包括多條字線，該單元區在豎直方向上在第一外圍電路區與第二外圍電路區之間。多條字線包括連接到從多個下部電路中選擇的第一下部電路的第一字線和連接到從多個上部電路中選擇的第一上部電路的第二字線。

相關申請的交叉引用

本申請要求于2020年9月28日在韓國知識產權局提交的第10-2020-0126370號韓國專利申請的權益，其公開內容通過引用整體并入本文。

技術領域

本發明構思涉及一種半導體器件和/或包括半導體器件的電子系統，更具體地，涉及一種包括非易失性豎直存儲器件的半導體器件和/或包括該半導體器件的電子系統。

背景技術

用于存儲數據的電子系統包括能夠存儲大量數據的半導體器件。因此，為了增加半導體器件的數據存儲容量，已經提出了一種包括豎直存儲器件的半導體器件，該豎直存儲器件包括三維地布置的存儲單元。

發明內容

本發明構思提供了一種半導體器件，該半導體器件具有可以有利于高集成密度和減小的平面尺寸的結構。即使當增加連接到存儲單元的字線的堆疊數量和晶體管的數量以改進可以包括三維地布置的存儲單元的半導體器件的集成密度時，該半導體器件也會抑制外圍電路區所占據的面積的增加并且改進布線設計的自由度。

本發明構思還提供了一種包括半導體器件的電子系統，該半導體器件具有有利于高集成密度和減小的平面尺寸的結構。即使當增加連接到存儲單元的字線的堆疊數量和晶體管的數量以改進可以包括三維地布置的存儲單元的半導體器件的集成密度時，該半導體器件也可以不使外圍電路區所占據的面積增加并且可以改進布線設計的自由度。

根據本發明構思的一些示例實施例，提供了一種半導體器件，該半導體器件包括：第一外圍電路區，其包括多個下部電路；第二外圍電路區，其在豎直方向上與第一外圍電路區隔開，該第二外圍電路區包括多個上部電路；以及單元區，其包括多條字線，該單元區在豎直方向上在第一外圍電路區與第二外圍電路區之間。多條字線包括連接到從多個下部電路中選擇的第一下部電路的第一字線和連接到從多個上部電路中選擇的第一上部電路的第二字線。

根據本發明構思的一些示例實施例，提供了一種半導體器件，該半導體器件包括：第一外圍電路區，其包括第一外圍電路襯底、多個下部電路和多條下部導線；單元區，其包括第一外圍電路區上的單元襯底、單元襯底上的多條柵極線、連接到多條柵極線的多個導電焊盤區以及多個第一接合金屬焊盤；以及第二外圍電路區，其與第一外圍電路區隔開，單元區在第一外圍電路區與第二外圍電路區之間，該第二外圍電路區包括：(A)第二外圍電路襯底、(B)多個上部電路、(C)多條上部導線、以及(D)接合到多個第一接合金屬焊盤的多個第二接合金屬焊盤。多條柵極線包括(A)連接到從多個下部電路中選擇的第一下部電路的第一柵極線和(B)連接到從多個上部電路中選擇的第一上部電路的第二柵極線。

根據本發明構思的一些示例實施例，提供了一種電子系統，其包括主襯底、主襯底上的半導體器件以及電連接到主襯底上的半導體器件的控制器電路。該半導體器件包括：第一外圍電路區，其包括多個下部電路；第二外圍電路區，其在豎直方向上與第一外圍電路區隔開，該第二外圍電路區包括多個上部電路；以及單元區，其包括多條字線，該單元區在豎直方向上在第一外圍電路區與第二外圍電路區之間。多條字線包括連接到從多個下部電路中選擇的第一下部電路的第一字線和連接到從多個上部電路中選擇的第一上部電路的第二字線。

附圖說明

通過以下結合附圖的詳細描述，將更清楚地理解本發明構思的一些示例實施例，在附圖中：

圖1是根據一些示例實施例的半導體器件的框圖；

圖2是根據一些示例實施例的半導體器件的示意性透視圖；