[發明專利]數字電路的連接方法、裝置、電子設備和存儲介質

有效

• 申請號: 202110724897.2
• 申請日: 2021-06-29
• 公開（公告）號: CN113449477B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 王萬豐;汪波
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F30/3315
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云;王麗

一種數字電路的連接方法、裝置、電子設備及存儲介質。該數字電路的連接方法包括：確定每個路徑終點對應的至少一條關鍵路徑；基于至少一條關鍵路徑，確定第一邏輯器件集合；基于多條電路路徑和第一邏輯器件集合，確定每個路徑終點對應的第二邏輯器件集合和第三邏輯器件集合；對第二邏輯器件集合進行克隆處理，以得到第二邏輯器件集合對應的克隆器件集合；基于多條電路路徑，對第三邏輯器件集合及克隆器件集合中的邏輯器件進行連接處理，以得到每個路徑終點對應的至少一條連接路徑。該數字電路的連接方法可以對路徑起點和路徑終點之間的電路進行有效連接和克隆，從而解決由于多個路徑終點對應于同一個路徑起點而造成的難以優化時序的問題。

技術領域

本公開的實施例涉及一種數字電路的連接方法、數字電路的連接裝置、電子設備和非瞬時性計算機可讀存儲介質。

背景技術

對于數字電路，尤其是大規模集成電路在設計完成后，需要對其時序進行驗證。靜態時序分析(Static?Timing?Analysis,STA)，或稱靜態時序驗證，是電子工程中對數字電路的時序進行計算、預計的工作流程，該流程不需要通過輸入激勵的方式進行仿真。

時序路徑(Timing?Path)是指設計中數據信號傳播過程中所經過的邏輯路徑，每一條時序路徑都存在與之對應的一個起點(Start?Point)和一個終點(End?Point)。靜態時序分析是基于時序路徑進行時序分析，以判斷是否存在違反設計規則的錯誤。

發明內容

本公開至少一實施例提供一種數字電路的連接方法，所述數字電路包括多個器件和多條電路路徑，所述多個器件包括位于路徑起點的第一器件和多個第二器件，所述多個第二器件分別位于與所述路徑起點對應的多個路徑終點，所述多條電路路徑包括基于電路特性確定的在所述路徑起點和所述多個路徑終點之間的所有路徑，所述方法包括：確定每個路徑終點對應的至少一條關鍵路徑；基于所述至少一條關鍵路徑，確定第一邏輯器件集合，所述第一邏輯器件集合包括所述多個路徑終點對應的所有關鍵路徑上的除所述多個第二器件之外的全部邏輯器件；基于所述多條電路路徑和所述第一邏輯器件集合，確定所述每個路徑終點對應的第二邏輯器件集合和第三邏輯器件集合，所述第二邏輯器件集合包括需要克隆的邏輯器件，所述第三邏輯器件集合包括不需要克隆的邏輯器件；對所述第二邏輯器件集合進行克隆處理，以得到所述第二邏輯器件集合對應的克隆器件集合；基于所述多條電路路徑，對所述第三邏輯器件集合及所述克隆器件集合中的邏輯器件進行連接處理，以得到每個路徑終點對應的至少一條連接路徑。

例如，在本公開至少一實施例提供一種數字電路的連接方法中，確定每個路徑終點對應的至少一條關鍵路徑，包括：確定所述路徑起點和第m個路徑終點之間的n條電路路徑；計算與所述n條電路路徑一一對應的n個時序裕量值；確定所述n個時序裕量值中的最小時序裕量值，將所述n條電路路徑中對應于所述最小時序裕量值的至少一條電路路徑，作為所述第m個路徑終點對應的至少一條關鍵路徑，m為正整數且小于等于所述多個路徑終點的總數，n為正整數且小于等于所述多條電路路徑的總條數。

例如，在本公開至少一實施例提供一種數字電路的連接方法中，確定每個路徑終點對應的至少一條關鍵路徑，包括：確定所述路徑起點和第m個路徑終點之間的n條電路路徑；計算與所述n條電路路徑一一對應的n個電路延時值；確定所述n個電路延時值中的最大電路延時值，將所述n條電路路徑中對應于所述最大電路延時值的至少一條電路路徑，作為所述第m個路徑終點對應的至少一條關鍵路徑，m為正整數且小于等于所述多個路徑終點的總數，n為正整數且小于等于所述多條電路路徑的總條數。

例如，在本公開至少一實施例提供一種數字電路的連接方法中，基于所述多條電路路徑和所述第一邏輯器件集合，確定所述每個路徑終點對應的第二邏輯器件集合和第三邏輯器件集合，包括：確定所述多個路徑終點分別對應的多個關鍵路徑器件集合，每個關鍵路徑器件集合包括每個路徑終點對應的至少一條關鍵路徑上的全部器件，所述全部器件至少包括所述第一器件和位于對應的路徑終點的第二器件；基于所述多條電路路徑、所述第一邏輯器件集合和所述多個關鍵路徑器件集合，確定所述每個路徑終點對應的第二邏輯器件集合和第三邏輯器件集合。