[發明專利]芯片的驗證方法與驗證系統

有效

• 申請號: 202110723686.7
• 申請日: 2021-06-29
• 公開（公告）號: CN113486625B
• 公開（公告）日: 2022-05-06
• 發明（設計）人: 李洋;張家金;尚錚
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云

本公開提供一種芯片的驗證方法與驗證系統，芯片包括多個內核電路組，方法包括：從多個內核電路組中選擇第一待測內核電路組；從多個內核電路組中選擇至少一個進行模擬，獲取內核電路組模型模塊；向第一待測內核電路組提供第一激勵信號及向內核電路組模型模塊提供第二激勵信號；基于第一激勵信號，獲得第一執行結果；基于第二激勵信號，獲得第二執行結果；根據第一激勵信號模擬得到第一期望結果及根據第二激勵信號模擬得到第二期望結果；對比第一執行結果與第一期望結果及對比第二執行結果與第二期望結果，用以確定用于第一待測內核電路組和內核電路組模型模塊的驗證結果。本公開可以加速驗證過程，大大減少仿真時間，還可完成更多場景的驗證。

技術領域

本公開的實施例涉及一種芯片的驗證方法與驗證系統。

背景技術

隨著集成電路產業的快速發展，芯片復雜度大大增加，對CPU(CentralProcessingUnit，中央處理器)功能驗證的要求越來越高，對迭代周期的要求越來越短，傳統多核CPU互聯的驗證方法遇到巨大挑戰，使用傳統驗證方法不僅在難度上大大增加，而且已經無法滿足芯片的迭代周期。同時，采用傳統的驗證方法，對功能驗證也有一定局限性，許多驗證場景無法覆蓋到。

現代CPU的集成度越來越高，例如一個服務器CPU芯片通常都是包括十個甚至幾十個處理器核(Core，可簡稱內核或核)，例如每一個Core所包含的寄存器傳輸級(RTL)電路十分復雜。單獨驗證一個Core的RTL電路就已經非常消耗時間，如果要驗證整個CPU，需要的時間呈指數倍的增加。同時，多個DIE(可稱為內核電路組)同時執行仿真對機器性能要求非常高、對內存的消耗也非常大，增加驗證成本，通常地，多個內核電路組成一個DIE，多個DIE組成一個CPU的芯片。因此采用傳統的驗證方法，還加大了仿真時間的消耗，增加了驗證的成本。

發明內容

本公開至少一實施例提供了一種芯片的驗證方法，所述芯片包括多個內核電路組，所述驗證方法包括：從所述多個內核電路組中選擇第一待測內核電路組；從所述多個內核電路組中選擇至少一個進行模擬，獲取內核電路組模型模塊，其中，所述內核電路組模型模塊與所述第一待測內核電路組信號連接；向所述第一待測內核電路組提供第一激勵信號，以及向所述內核電路組模型模塊提供第二激勵信號；基于所述第一激勵信號，所述第一待測內核電路組執行用于所述第一待測內核電路組的第一功能性操作，以及執行第一請求信號的發送和來自于所述內核電路組模型模塊的第一應答信號的接收，獲得第一執行結果；基于所述第二激勵信號，所述內核電路組模型模塊執行第二請求信號的發送和來自于所述第一待測內核電路組的第二應答信號的接收，獲得第二執行結果；根據所述第一激勵信號模擬得到用于所述第一待測內核電路組的第一期望結果，以及根據所述第二激勵信號模擬得到用于所述內核電路組模型模塊的第二期望結果；對比所述第一執行結果與所述第一期望結果，以及對比所述第二執行結果與所述第二期望結果，用以確定用于所述第一待測內核電路組和所述內核電路組模型模塊的驗證結果。

例如，在本公開至少一實施例提供的一種驗證方法中，從所述多個內核電路組中選擇至少一個進行模擬，獲取內核電路組模型模塊，包括：對所述多個內核電路組中除去所述第一待測內核電路組之外的剩余內核電路組進行模擬，獲取所述內核電路組模型模塊。

例如，在本公開至少一實施例提供的一種驗證方法中，所述剩余內核電路組包括兩個以上所述內核電路組。

例如，在本公開至少一實施例提供的一種驗證方法中，所述第一激勵信號包括第一讀訪問信號和/或第一寫訪問信號，所述第一功能性操作包括第一讀操作和/或第一寫操作；所述第二激勵信號包括第二讀訪問信號和/或第二寫訪問信號。