[發明專利]一種基于FPGA的譯碼器

有效

• 申請號: 202110716250.5
• 申請日: 2021-06-25
• 公開（公告）號: CN113381769B
• 公開（公告）日: 2023-02-07
• 發明（設計）人: 曹強;張一凡
• 申請（專利權）人: 華中科技大學
• 主分類號: H03M13/11
• 分類號: H03M13/11;G06F30/34
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 胡秋萍

本發明公開了一種基于FPGA的譯碼器及其設計方法，屬于數據處理領域，基于FPGA的譯碼器包括：多個并行的譯碼器核；每個譯碼器核包括數據輸入單元、數據輸出單元和多個并行的譯碼單元，每個譯碼器核中譯碼單元的數量為令譯碼器核譯碼吞吐率最大時所需的譯碼單元的最小數量；每個譯碼器核中，多個并行的譯碼單元復用數據輸入單元和數據輸出單元，用于并行地對數據輸入單元中的編碼數據進行譯碼，并將譯碼后的數據傳輸至數據輸出單元。可以利用多內存FPGA的內存通道和硬件資源實現該FPGA，可以簡單擴展硬件規模，快速適應不同的FPGA硬件平臺，在大規模FPGA上快速實現高性能譯碼。

技術領域

本發明屬于數據處理領域，更具體地，涉及一種基于FPGA的譯碼器及其設計方法。

背景技術

隨著社會的發展，各種業務對存儲設備的容量與速度都提出了越來越高的要求，這種需求需要高存儲密度、高吞吐率的存儲設備來滿足。存儲密度的提高使得存儲介質的原始誤碼率有所上升，因此，對于高存儲密度的存儲設備，采用先進的糾錯編碼技術十分重要。然而，先進的糾錯編碼技術往往計算較為復雜，例如低密度奇偶校驗碼(Low DensityParity Check Code，LDPC)，LDPC的CPU譯碼速度相當低，無法部署于實際應用中。為了滿足高存儲密度存儲設備的高吞吐率需求，通常需要通過設計專用硬件來進行高性能譯碼。

現場可編程邏輯門陣列(Field Programmable Gate Array，FPGA)是一種可修改內部邏輯的通用芯片。相比于設計專用集成電路芯片，使用FPGA的重新開發成本較低。隨著芯片制程的不斷進步，FPGA的規模與專用集成電路芯片的制造成本均大幅增加，因此，相比于設計專用集成電路芯片，直接使用FPGA的性價比越來越高。同時，現在越來越多樣的應用需要專用硬件進一步提高處理能力，因此，FPGA越來越多地直接作為專用硬件使用。

FPGA在借助制程提升增加規模的同時，為了進一步減小與專用集成電路芯片之間的電路效率差距，FPGA的硬件架構設計發生了許多變化，硬件單元變得更加異構，還加入了特殊的數據總線。因此，不考慮FPGA平臺自身特性的譯碼器設計無法充分發揮出FPGA的性能，并且無法適應大規模FPGA，甚至無法直接使用。

發明內容

針對現有技術的缺陷和改進需求，本發明提供了一種基于FPGA的譯碼器及其設計方法，其目的在于解決現有FPGA譯碼器不適應大規模FPGA的缺陷，同時可以簡單擴展硬件規模，快速適應不同的FPGA硬件平臺，在大規模FPGA上快速實現高性能譯碼。

為實現上述目的，按照本發明的一個方面，提供了一種基于FPGA的譯碼器，包括：多個并行的譯碼器核；每個所述譯碼器核包括數據輸入單元、數據輸出單元和多個并行的譯碼單元，每個所述譯碼器核中譯碼單元的數量為令所述譯碼器核譯碼吞吐率最大時所需的譯碼單元的最小數量；每個所述譯碼器核中，所述多個并行的譯碼單元復用所述數據輸入單元和所述數據輸出單元，用于并行地對所述數據輸入單元中的編碼數據進行譯碼，并將譯碼后的數據傳輸至所述數據輸出單元。

更進一步地，所述譯碼器核的數量為所述譯碼器所處FPGA的硬件資源所支持的最大譯碼器核數量。

更進一步地，所述數據輸入單元和數據輸出單元通過所述譯碼器核的接口分別與所述FPGA的數據總線相連接，用于支持所述譯碼單元的IO模式，并為所述FPGA的數據總線提供高吞吐率傳輸的IO模式。

更進一步地，所述譯碼器核還包括多個輸入緩沖區和多個輸出緩沖區，所述多個輸入緩沖區和所述多個輸出緩沖區均與所述多個并行的譯碼單元通過內部總線一一對應連接，所述多個輸入緩沖區還連接所述數據輸入單元，所述多個輸出緩沖區還連接所述數據輸出單元。

更進一步地，所述譯碼單元包括依次連接的初始化模塊、內存塊陣列和節點更新陣列；所述初始化模塊用于讀取分配至所述譯碼單元中的編碼數據，并將讀取到的編碼數據存儲在所述內存塊陣列中；所述節點更新陣列用于對所述內存塊陣列中存儲的編碼數據進行迭代譯碼。